[发明专利]一种平面型VDMOS器件及其制造方法

说明书

技术领域

本发明涉及半导体芯片制造工艺技术领域，尤其涉及一种分段栅的平面型VDMOS(Verticaldouble-diffusedmetaloxidesemiconductor,垂直双扩散金属氧化物半导体晶体管)器件及其制造方法。

背景技术

目前，在MOS的众多分类中由于V-grooveMOS和U-grooveMOS是靠腐蚀V槽和U槽形成的，工艺难度大，很难准确控制，而VDMOS则是通过多晶硅自对准工艺，通过两次杂质扩散来精确控制栅极沟道长度，工艺较为简单，而且VDMOS具有开关损耗小、输入阻抗高、驱动功率小、跨导线性好等优点而被广泛应用于各种领域，包括电机调速、逆变器、不间断电源、开关电源、电子开关、高保真音响、汽车电器和电子镇流器等。

但是，随着对VDMOS的不断深入研究，人们发现在使用平面型VDMOS时，在其内部的多晶硅与外延层之间会产生栅漏电容，这些栅漏电容严重影响了VDMOS的动态特性(如VDMOS的开关特性)。

为了降低栅漏电容值，在现有的平面型VDMOS器件的制造工艺流程中，技术人员主要使用以下两种方法：

第一种是通过整体增加栅氧化层的厚度来降低栅漏电容。尽管这种方法起到了较好的作用，但这对平面型VDMOS的其他参数(如，阈值电压)产生了较大负面影响。因此，为了在降低栅漏电容的同时保证VDMOS其他的参数不受影响而采取第二种方法，即，局部增加栅氧化层的厚度，这种方法虽然避免了因栅氧化层加厚而对阈值电压等参数所产生的负面影响，但是这种方法因为仅仅是局部加厚了栅氧化层，所以它不能从根本上消除栅漏电容的产生，而且其制造工艺复杂，制造成本较高。

发明内容

本发明的目的是提供一种平面型VDMOS器件及其制造方法，从而消除了平面型VDMOS中多晶硅与外延层之间所产生的栅漏电容。

本发明的目的是通过以下技术方案实现的：

一种平面型VDMOS的制造方法，包括：

在外延层上生长栅氧化层；

在所述的栅氧化层上生长不掺杂的多晶硅层；

将所述多晶硅层刻蚀成分段结构；

将所述分段后的多晶硅层进行氧化；

在所述外延层上，制作第二导电类型阱区和第一导电类型源区；

在所述外延层上生长介质层并形成接触孔；

向所述接触孔中离子，形成第二导电类型深体区；

制作金属层。

进一步地，把所述分段结构中包含不作为栅极的多晶硅层和作为栅极的多晶硅层隔离开。

进一步地，进行上述氧化后生成二氧化硅层。

进一步地，所述的制作第二导电类型阱区和第一导电类型源区，具体为：

向除所述的不作为栅极多晶硅层以外的部分注入硼离子形成P-体区；

向除所述的不作为栅极多晶硅层以外的部分注入磷离子形成N型源区。

进一步地，向所述的接触孔中注入P型离子，形成P+区。

进一步地，所述金属层包括正面金属层和背面金属层，其中，正面金属层的材料为铝、硅、铜合金，背面金属层的材料为钛、镍、银复合层。

进一步地，所述栅氧化层的生长温度为900-1100℃，生长厚度为0.05-0.2um，所述的多晶硅层生长温度为500-700℃，生长厚度为0.3-0.8um，所述的氧化层的生长温度为900-1100℃，生长厚度为0.05-0.2um。

进一步地，所述的多晶硅层为不掺杂的多晶硅。

进一步地，所述的分段后的多晶硅层被所述氧化层隔离开。

进一步地，所述的注入的硼离子剂量为1.0E13-1.0E15个/cm2，能量为80KEV-120KEV，所述的注入的磷离子剂量为1.0E15-1.0E16个/cm2，能量为100KEV-150KEV，所述的注入的P型离子为硼离子，剂量为1.0E14-1.0E16个/cm2，能量为80KEV-120KEV。

进一步地，所述的制造正面金属层的材质为铝、硅与铜的合金。

进一步地，对所述的正面金属层材质进行光刻、刻蚀。

进一步地，所述的制造背面金属层的材质为钛、镍与银的复合层。

本发明还提供一种平面型VDMOS器件，包括外延层，生长在所述外延层上的栅氧化层，多晶硅层，生长在多晶硅层的氧化层，第二导电类型阱区，第一导电类型源区，第二导电类型深体区以及介质层、接触孔和金属层，所述多晶硅层为分段结构。

进一步地，分段结构中包含不作为栅极的多晶硅层和与其不相连的作为栅极的多晶硅层。