[发明专利]半导体器件的制作方法

说明书

本发明公开了一种半导体器件的制作方法，利用单次曝光形成高密度图案，包含以下步骤：首先提供一基底，一硬掩模和一图案化光阻层覆盖基底，其中图案化光阻层包含至少四个第一孔洞，第一孔洞排列成两列两行，接着以图案化光阻层为掩模，移除部分的硬掩模以在硬掩模中形成至少四个第二孔洞，然后扩大各个第一孔洞，再以一填充材料填满各个扩大的第一孔洞以及填满各个第二孔洞，之后完全移除图案化光阻层并且曝露出部分的硬掩模，接续以填充材料为掩模，移除部分的硬掩模，以在硬掩模中形成至少四个第四孔洞，最后完全移除填充材料。

技术领域

本发明涉及一种增进半导体器件的图案密度的制作方法，特别是涉及一种利用单一光掩模通过单次曝光提升图案密度的制作方法。

背景技术

在集成电路的制造中，转印(transfer)图案于基底上的方法是使用显影技术，显影技术主要是使用显影曝光装置，转印光掩模的图案于基底上。随着集成电路领域的快速发展，高效能、高积集度、低成本、轻薄短小已成为电子产品设计制造上所追寻的目标。在电路积集化越来越高的情况下，整个电路器件大小的设计也被迫往尺寸不停缩小的方向发展。因此，器件之间的临界尺寸或是间距也就越来越小。

一般而言，显影装置会有一个分辨率上限，在制作高密度图案时，光掩模图案的临界尺寸、间距、线宽或是其它关键尺寸经常小于显影装置的分辨率上限，此时显影装置就无法正确地将图案转印到基底上。现有的工艺会利用两次以上的曝光，即，通过将预定图案分散到多个光掩模上，再以多次曝光完成所需的图案，来达成目的。

然而，使用多次曝光会增加光掩模对准误差的机率，并且耗费光掩模的制作费用。

发明内容

有鉴于此，为解决上述问题，本发明提出一种使用单次曝光，并且可增加图案密度的方法。

根据本发明的第一优选实施例，本发明提供一种半导体器件的制作方法，包含以下步骤：首先提供一基底，一硬掩模和一图案化光阻层覆盖基底，其中图案化光阻层包含至少四个第一孔洞，前述的第一孔洞排列成两列两行，接着以图案化光阻层为掩模，移除部分的硬掩模以在硬掩模中形成至少四个第二孔洞，然后扩大各个第一孔洞，再以一填充材料填满各个扩大的第一孔洞以及填满各个第二孔洞，之后完全移除图案化光阻层并且曝露出部分的硬掩模，接续以填充材料为掩模，移除部分的硬掩模，以在硬掩模中形成至少四个第四孔洞，最后完全移除填充材料。

根据本发明的第二优选实施例，本发明提供一种半导体器件的制作方法，包含以下步骤：首先提供一硬掩模，一图案化光阻层覆盖硬掩模，其中图案化光阻层包含多个第一孔洞，前述的第一孔洞排列成多列和多行，然后以图案化光阻层为掩模，移除部分的硬掩模以在硬掩模中形成多个第二孔洞，前述的第二孔洞排列成多列和多行，之后扩大各个第一孔洞，其中扩大的各个第一孔洞彼此互相连通，再以一填充材料填满各个扩大的第一孔洞以及填满各个第二孔洞，接续完全移除图案化光阻层并且曝露出部分的硬掩模，最后以填充材料为掩模，移除部分的硬掩模以在硬掩模中形成多个第三孔洞。

附图说明

图1到图6所示为根据本发明的优选实施例所绘示的半导体器件的制作方法的俯视示意图。

图1A、2A、3A、4A、5A和6A所示分别为图1到图6沿AA’切线方向的侧视图。

图3B、4B、5B和6B所示分别为图3至图6沿BB’切线方向的侧视图。

其中，附图标记说明如下：

10 基底 12 硬掩模

14 图案化光阻层 16 孔洞

16’ 扩大的孔洞 18 孔洞