[发明专利]嵌入式管芯在下的封装上封装器件

说明书

技术领域

本发明涉及微电子器件的封装。

背景技术

包括使硅管芯(例如，微处理器)机械地并且电气地附着到衬底或者其它载体的方法在内的微电子封装技术持续改进和改善。无凸块内建层(BBUL)封装技术是封装架构的一种方法。在其优点当中，BBUL封装技术消除了对组装的需要、消除了现有的焊球互连(例如，倒装芯片互连)、减小了由管芯-衬底的热膨胀系数(CTE失配)而造成的对管芯的低k层间电介质的应力、并且通过消除内核和倒装芯片互连来减小封装电感，以用于改善的输入/输出(I/O)和功率传输性能。

随着电子器件尺寸的缩小和功能性的增加，期望集成电路封装占用较小的空间。节约空间的一种方式是在封装的顶部将器件或者封装进行组合。将第二器件(例如次级(secondary)管芯)垂直地集成到例如片上系统(SOC)封装的一种方式是通过封装上封装(POP)。为了获得减小厚度的器件(例如手持装置)，对POP器件厚度或者z高度的约束受到持续关注。另外，对例如一个封装的中央处理单元(CPU)与另一封装的存储器器件或外部输入/输出器件之间的布线距离的约束也与例如器件之间的通信延迟有关。

附图说明

图1示出了封装上封装(POP)器件集成组件的横截面图。

图2示出了经过线2-2′的图1的组件的横截面图。

图3示出了经过线3-3′的图1的组件的横截面图。

图4示出了根据另一实施例的经过线3-3′的图1的组件的横截面图。

图5示出了牺牲衬底和铜箔层的一部分的分解横截面侧视图。

图6示出了具有牺牲衬底上的铜箔层的图5的结构。

图7示出了引入电介质层和引入并且图案化间隔层并且在间隔层上引入接触焊盘之后的图6的结构。

图8示出了在图案化的间隔层之间的结构上引入管芯之后的图7的结构。

图9示出了在图8的结构上引入电介质材料之后的图8的结构。

图10示出了形成到间隔层上的接触焊盘的开口和形成到管芯的开口之后的图9的结构。

图11示出了图案化到间隔层和管芯上的触点的导电过孔并且图案化电介质层上的第一导电层或线之后的图10的结构。

图12示出了在第一导电层上引入第二电介质层和到第一导电层的导电过孔并且图案化在第二电介质层上的第二导电层或线之后的图11的结构。

图13示出了在第二导电层上引入第三电介质层和到第二导电层的导电过孔并且图案化第三电介质层上的导电焊盘以及引入第四电介质层之后的图12的结构。

图14示出了在导电层上引入第二间隔层之后的图13的结构。

图15示出了在图14的结构上引入光敏材料并且利用紫外光图案化该光敏材料之后的图14的结构。

图16示出了使用相应的图案化的光敏材料从间隔层和相对应的导电层的区域中移除材料以暴露包括了第三导电层的区域并且移除光敏材料之后的图15的结构。

图17示出了在包括了暴露的第三导电层的区域中引入并且图案化第五电介质层之后的图16的结构。

图18示出了图案化第五电介质层上的第四导电层和穿过第五电介质层到达第三导电层的导电过孔之后的图17的结构。

图19示出了移除第二间隔层和下面的导电层之后的图18的结构。

图20示出了图19的结构并且指示了切单区域，该切单区域将由其它封装描述的两个封装分开或者并且限定两个封装的xy尺寸。

图21示出了通过移除牺牲衬底、第一间隔层和铜箔来使图20的结构分隔成两个单独封装部分之后的图20的结构的一部分。

图22示出了在与第一导电层相关联的触点处连接到衬底的图21的封装以及连接与第三导电层相关联的触点的次级封装。

图23示出了计算设备的示意图。

具体实施方式

图1示出了根据一个实施例的封装上封装(POP)器件集成装置或者组件的横截面图。如图1所示，组件100包括使用无凸块内建层(BBUL)封装技术的微电子封装110。微电子封装110包括载体120。载体120包括管芯130，例如微处理器管芯或者片上系统(SOC)管芯，管芯130嵌入在所述载体中，器件侧朝上(如所观察的)。在一个实施例中，管芯130是具有近似为150微米(μm)的厚度的硅管芯等。在另一示例中，管芯130可以是具有小于150μm(例如，50μm到150μm)的厚度的硅管芯等。在该图中，管芯130被布置在载体120的底部(“管芯在下”配置)。