[发明专利]一种基于半浮栅存储器的读写控制电路

权利要求书

1.一种基于半浮栅存储器的读写控制电路，它包括预充电电路、灵敏放大电路，所述灵敏放大电路的第一输入端通过第七NMOS管与半浮栅存储器的位线连接，其特征在于还包括数据写入电路、钟控电流源、第一数据锁存电路、第二数据锁存电路、第一数据判决电路和第二数据判决电路，其中：所述灵敏放大电路的第一输出端、第二输出端分别与所述第一数据锁存电路、第二数据锁存电路连接，所述灵敏放大电路的第二输入端通过第八NMOS管与钟控电流源的输出端连接，所述预充电电路与半浮栅存储器的位线连接、并与所述钟控电流源的输出端连接，所述数据写入电路与半浮栅存储器的位线连接、并与所述钟控电流源的输出端连接。

2.根据权利要求1所述的基于半浮栅存储器的读写控制电路，其特征在于所述预充电电路包括第一控制开关，该第一控制开关将第一参考电平连接至所述半浮栅存储器的位线、并连接至所述钟控电流源的输出端，该第一控制开关由第一控制信号控制。

3.根据权利要求1所述的基于半浮栅存储器的读写控制电路，其特征在于所述数据写入电路包括第二控制开关、第三控制开关、第四控制开关，该第二控制开关、第三控制开关、第四控制开关分别将所对应的第二参考电平、第三参考电平、第四参考电平连接至所述半浮栅存储器的位线、并分别连接至所述钟控电流源的输出端，该第二控制开关由所述第一数据判决电路控制，该第三控制开关由所述第二数据判决电路控制，该第四控制开关由所述第四控制信号控制。

4.根据权利要求1所述的基于半浮栅存储器的读写控制电路，其特征在于所述第一数据判决电路包括第四PMOS管和第五控制开关，该第四PMOS管和第五控制开关分别将第五参考电平、第一输入信号接至第一数据判决电路的输出端，该第四PMOS管和第五控制开关同时由第五控制信号控制。

5.根据权利要求1所述的基于半浮栅存储器的读写控制电路，其特征在于所述第二数据判决电路包括第五PMOS管和第六控制开关，该第五PMOS管和第六控制开关分别将第六参考电平、第二输入信号接至第二数据判决电路的输出端，该第五PMOS管和第六控制开关同时由第六控制信号控制。

6.根据权利要求1所述的基于半浮栅存储器的读写控制电路，其特征在于所述灵敏放大电路包括有第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管在内的反向耦合电路，该第一PMOS管和第二PMOS管通过第三PMOS管接至第七参考电平，该第三PMOS管的栅极接至第七控制信号；该第一NMOS管和第二NMOS管的栅极通过第三NMOS管连接，该第三NMOS管的栅极接至第八控制信号；该第一NMOS管和第二NMOS管之间设有第四NMOS管，该第四NMOS管的栅极接至第九控制信号；该第一NMOS管和第二NMOS管分别通过第五NMOS管和第六NMOS管接至第三输入信号，该第五NMOS管的栅极与第六NMOS管的栅极连接。

7.根据权利要求1所述的基于半浮栅存储器的读写控制电路，其特征在于所述第七NMOS管的栅极和第八NMOS管的栅极同时接至第十控制信号。

8.根据权利要求1所述的基于半浮栅存储器的读写控制电路，其特征在于所述第一数据锁存电路包括由第一钟控反相器、第二钟控反相器、第一传输门、第一反相器和第二反相器依次连接，该第一传输门通过第二传输门接至第二反相器的输出端；其中：第一钟控反相器和第二钟控反相器的一侧同时接至第六参考电平，该第二钟控反相器的另一侧接至第五参考电平，该第一钟控反相器的另一侧通过第八NMOS管接至第五参考电平；该第一传输门和第二传输门均由第十一控制信号和第十二控制信号同时控制。

9.根据权利要求1所述的基于半浮栅存储器的读写控制电路，其特征在于所述第二数据锁存电路包括由第三钟控反相器、第四钟控反相器、第三传输门、第三反相器和第四反相器依次连接，该第三传输门通过第四传输门接至第四反相器的输出端；其中：第三钟控反相器和第四钟控反相器的一侧同时接至第六参考电平，该第四钟控反相器的另一侧接至第五参考电平，该第三钟控反相器的另一侧通过第九NMOS管接至第五参考电平；该第三传输门和第四传输门均由第十一控制信号和第十二控制信号同时控制。