[发明专利]一种基于半浮栅存储器的读写控制电路

说明书

技术领域

本发明属于半导体存储器技术领域，特别是涉及一种基于半浮栅存储器的读写控制电路。

背景技术

半导体存储器在现代电子产品中有着广泛的用途。随着半导体存储器技术的不断发展，半导体存储器的尺寸越来越小，密度越来越高，半导体存储器存取数据的速度也越来越快。半导体存储器的读写控制电路是通过对半导体存储器单元位线上的信号采样，通过电平比较后进行判断，在放大后得到高、低电平即逻辑状态的“1”或“0”的信号。

2013年8月，美国《science》杂志上刊载了“半浮栅存储器的半导体存储器”一文，该文所述半浮栅存储器是用浮栅存储电荷，并通过一个以浮栅存储器的控制栅为栅极的栅控二极管对浮栅进行充电或者放电，当半浮栅存储器进行读写时，需要较多的电压控制，因此与传统的1T1C型半导体存储器相比，基于半浮栅存储器的读写控制电路会复杂很多。目前，基于半浮栅存储器的读写控制电路尚处于优化研究之中，未见有成熟的技术方案公布。

发明内容

本发明的目的是为解决现有技术的不足而提出一种基于半浮栅存储器的读写控制电路，本发明通过在半浮栅存储器的读写控制电路中加入数据判决电路和数据锁存电路，能够有效地对半浮栅存储器进行数据写入和读出，且读取速度快、没有静态功耗，适用于各种半浮栅存储器。

根据本发明提出的一种基于半浮栅存储器的读写控制电路，它包括预充电电路、灵敏放大电路，所述灵敏放大电路的第一输入端通过第七NMOS管与半浮栅存储器的位线连接，其特征在于还包括数据写入电路、钟控电流源、第一数据锁存电路、第二数据锁存电路、第一数据判决电路和第二数据判决电路，其中：所述灵敏放大电路的第一输出端、第二输出端分别与所述第一数据锁存电路、第二数据锁存电路连接，所述灵敏放大电路的第二输入端通过第八NMOS管与钟控电流源的输出端连接，所述预充电电路与半浮栅存储器的位线连接、并与所述钟控电流源的输出端连接，所述数据写入电路与半浮栅存储器的位线连接、并与所述钟控电流源的输出端连接。

本发明提出的基于半浮栅存储器的读写控制电路的进一步优选方案是：

本发明所述预充电电路包括第一控制开关，该第一控制开关将第一参考电平连接至所述半浮栅存储器的位线、并连接至所述钟控电流源的输出端，该第一控制开关由第一控制信号控制。

本发明所述数据写入电路包括第二控制开关、第三控制开关、第四控制开关，该第二控制开关、第三控制开关、第四控制开关分别将所对应的第二参考电平、第三参考电平、第四参考电平连接至所述半浮栅存储器的位线、并分别连接至所述钟控电流源的输出端；该第二控制开关由所述第一数据判决电路控制，该第三控制开关由所述第二数据判决电路控制，该第四控制开关由所述第四控制信号控制。

本发明所述第一数据判决电路包括第四PMOS管和第五控制开关，该第四PMOS管和第五控制开关分别将第五参考电平、第一输入信号接至第一数据判决电路的输出端，该第四PMOS管和第五控制开关同时由第五控制信号控制。

本发明所述第二数据判决电路包括第五PMOS管和第六控制开关，该第五PMOS管和第六控制开关分别将第六参考电平、第二输入信号接至第二数据判决电路的输出端，该第五PMOS管和第六控制开关同时由第六控制信号控制。

本发明所述灵敏放大电路包括有第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管在内的反向耦合电路，该第一PMOS管和第二PMOS管通过第三PMOS管接至第七参考电平，该第三PMOS管的栅极接至第七控制信号；该第一NMOS管和第二NMOS管的栅极通过第三NMOS管连接，该第三NMOS管的栅极接至第八控制信号；该第一NMOS管和第二NMOS管之间设有第四NMOS管，该第四NMOS管的栅极接至第九控制信号；该第一NMOS管和第二NMOS管分别通过第五NMOS管和第六NMOS管接至第三输入信号，该第五NMOS管的栅极与所述第六NMOS管的栅极连接。

本发明所述第七NMOS管的栅极和所述第八NMOS管的栅极同时接至第十控制信号。

本发明所述第一数据锁存电路包括由第一钟控反相器、第二钟控反相器、第一传输门、第一反相器和第二反相器依次连接，该第一传输门通过第二传输门连接至所述第二反相器的输出端；其中：第一钟控反相器和第二钟控反相器的一侧同时接第六参考电平，该第二钟控反相器的另一侧接至第五参考电平，该第一钟控反相器的另一侧通过第八NMOS管接至第五参考电平；该第一传输门和第二传输门均由第十一控制信号和第十二控制信号同时控制。