[发明专利]绘画装置和制造物品的方法有效
申请号: | 201410282724.X | 申请日: | 2014-06-23 |
公开(公告)号: | CN104253011B | 公开(公告)日: | 2018-04-03 |
发明(设计)人: | 村木真人;森田知之 | 申请(专利权)人: | 佳能株式会社 |
主分类号: | H01J37/317 | 分类号: | H01J37/317;H01J37/304 |
代理公司: | 中国国际贸易促进委员会专利商标事务所11038 | 代理人: | 罗银燕 |
地址: | 日本*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 绘画 装置 制造 物品 方法 | ||
技术领域
本发明涉及绘画装置和制造物品的方法。
背景技术
作为用于制造诸如半导体集成电路的设备的绘画装置,日本专利No.4858745提出了一种使用规则排列的多个电子束来在基板上执行图案绘画以提高生产率的装置。日本专利No.4858745中所描述的绘画装置对规则排列的电子束中的每一个的剂量(dose)进行调制以通过电子束在任意位置绘画任意形状的图案。
日本专利No.4858745中所描述的绘画装置在基板上排列多个电子束,并且通过调制这些电子束来调整以相等的间距(pitch)形成的绘画像素的色调,由此在基板上绘画任意图案。将参考图1A和1B来描述绘画的状态。电子束B1、B2和B3被设计成以10nm的间距排列。与电子束B1~B3相对应的绘画像素中的电子束B1~B3的强度轮廓(profile)分别被称为P1、P2和P3。通过相加P1~P3所获得的合成强度轮廓(剂量分布)被称为SUM_P。如图1A所示,如果电子束B1~B3如所设计的那样排列,则通过将P1和P3的强度设置为P2的强度的50%,来在预定的位置处形成其中SUM_P等于或大于抗蚀剂的显影阈值RT的区域的宽度即线宽度为20nm的抗蚀剂图案。另外,如果P1和P3的强度被设置为P2的强度的100%,则设计形成具有30nm的线宽度的抗蚀剂图案。
然而,实际上,电子束B1~B3不是如所设计的那样以10nm的间距排列的,而是如图1B所示在存在误差的情况下排列。因此,不能获得目标合成强度轮廓(剂量分布)SUM_P,并且形成具有不同的线宽度和形成位置的抗蚀剂图案。忠实地形成与设计图案相对应的抗蚀剂图案是不可能的。
发明内容
本发明提供例如在实现目标剂量分布方面有利的绘画装置。
本发明在其第一方面中提供一种绘画装置,用于利用带电粒子束在基板上执行绘画,所述装置包括:控制器,被配置为基于所述带电粒子束在所述基板上的多个位置中的每一个相对于与所述多个位置中的每一个相对应的目标位置的位移的信息、以及与所述多个位置中的每一个相对应的目标位置处的所述带电粒子束的目标剂量,来控制所述多个位置中的每一个处的所述带电粒子束的剂量。
本发明在其第二方面中提供一种绘画装置,用于利用多个带电粒子束在基板上执行绘画,所述装置包括:控制器,被配置为基于所述多个带电粒子束中的每一个在所述基板上的目标位置、所述多个带电粒子束中的每一个的所述目标位置处的目标剂量、以及所述多个带电粒子束中的每一个在所述基板上的位置,来控制所述多个带电粒子束中的每一个在所述基板上的位置处的剂量。
本发明在其第三方面中提供一种制造物品的方法,所述方法包括以下步骤:使用绘画装置在基板上执行绘画;对其上已执行绘画的所述基板进行显影;以及处理显影后的基板以制造所述物品,其中,所述绘画装置利用带电粒子束在所述基板上执行绘画,并且包括控制器,其被配置为基于所述带电粒子束在所述基板上的多个位置中的每一个相对于与所述多个位置中的每一个相对应的目标位置的位移的信息、以及与所述多个位置中的每一个相对应的目标位置处的所述带电粒子束的目标剂量,来控制所述多个位置中的每一个处的所述带电粒子束的剂量。
本发明在其第四方面中提供一种制造物品的方法,所述方法包括以下步骤:使用绘画装置在基板上执行绘画;对其上已执行绘画的所述基板进行显影;以及处理显影后的基板以制造所述物品,其中,所述绘画装置利用多个带电粒子束在所述基板上执行绘画,并且包括控制器,其被配置为基于所述多个带电粒子束中的每一个在所述基板上的目标位置、所述多个带电粒子束中的每一个的所述目标位置处的目标剂量、以及所述多个带电粒子束中的每一个在所述基板上的位置,来控制所述多个带电粒子束中的每一个在所述基板上的位置处的剂量。
从以下参考附图对示例性实施例的描述,本发明的其它特征将变得清楚。
附图描述
图1A和1B是用于解释当存在电子束的阵列误差时的图案的示图;
图2是示出电子光学系统的布置的示图;
图3是示出绘画装置的框图;
图4A~4C是用于解释多重绘画的示图;
图5A和5B是用于解释设计的电子束阵列和实际的电子束阵列的示图;
图6是用于解释设计的电子束阵列和实际的电子束阵列的图;
图7A和7B是用于解释电子束的阵列误差的校正结果的示图;
图8是用于解释插值方法的另一示例的示图;
图9是示出插值方法的另一示例的详细流程图。
具体实施方式
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