[发明专利]多相时钟发生器实现高分辨率的方法

说明书

技术领域

本发明涉及微电子技术中的锁相环，特别涉及一种基于延迟锁相环DLL的高分辨率多相时钟发生器电路。

背景技术

随着集成电路的性能不断提高，微处理器的主频也在逐渐提高。但是由于印刷电路板技术的限制，主板无法为芯片提供较高速，高精度的时钟信号。因此，在芯片内部，一个稳定的高频时钟产生电路显得尤为重要。高速并行芯片之间的通信系统通常包括一个时钟通道和多个数据通道，其中时钟通道接收外部时钟信号提供给数据通道，已得到精确的采样数据。为了实现芯片间各个信道之间的通信，需要基于延迟锁相环DLL的高分辨率多相时钟发生器。

延迟锁相环的结构如图1所示，由参考时钟输入端REF_CLK、鉴相器PD、电荷泵CP、低通滤波器LF及电压控制延迟线VCDL组成，电压控制延迟线VCDL包括反馈时钟输出端FBAK_CLK，参考时钟输入端REF_CLK与鉴相器PD及电压控制延迟线VCDL连接，鉴相器PD与电荷泵CP连接，电荷泵CP通过低通滤波器LF一端连接，并与电压控制延迟线VCDL连接，低通滤波器LF的另一端与地线连接，电压控制延迟线VCDL中的反馈时钟输出端FBAK_CLK与鉴相器PD连接。电荷泵包括对低通滤波器充放电的充电支路与放电支路，其中充放电电流可调，且分别为I_UP和I_DN，其结构如图2所示。鉴相器通过比较参考时钟与反馈时钟之间的相位产生UP或DN信号,UP和DN信号分别控制着CP对LF充放电的时间。电荷泵根据UP和DN信号对LF充放电，把鉴相器的输出转换成控制电压VC。VC调控着VCDL中每个电压控制延迟单元的延迟时间，VC增加使电压控制延迟单元的延迟增加；VC减小使电压控制延迟单元的延迟减小。整个DLL环路中的负反馈通过调整VC以减小参考时钟REF_CLK与反馈时钟FBAK_CLK间的相位误差。最终参考时钟REF_CLK与反馈时钟FBAK_CLK的上升沿完全重合，环路锁定。

电压控制延迟单元的最小延迟时间决定了DLL输出的多相时钟的分辨率。实现高分辨率的传统方法是尽可能减小电压控制延迟单元的最小延迟时间。但此种方法会增加电路设计的复杂程度，并且分辨率极限受工艺限制。

发明内容

本发明所要解决的技术问题，就是针对现有技术中为实现高分辨率的多相时钟而增加电路设计复杂程度，且多相时钟的最大分辨率受工艺限制的问题，提供实现高分辨率多相时钟的方法，以达到不增加电路设计复杂程度且最大分辨率不受工艺限制。

本发明解决其技术问题的技术方案是，提供一种多相时钟发生器实现高分辨率的方法，包括如下步骤：

鉴相器通过比较参考时钟与反馈时钟之间的相位产生UP或DN信号,UP和DN信号分别控制着电荷泵对低通滤波器充放电的时间；

电荷泵根据UP和DN信号对低通滤波器充放电，把鉴相器的输出信号转换成控制电压，在电荷泵中，调整充电电流I_UP大于放电电流I_DN，由于低通滤波器对电流的积分，控制电压增大，反馈时钟的延迟时间随之增加，从而使得反馈时钟与参考时钟之间产生相位差，增大放电时间，减小控制电压的变化，锁相环环路经过多次上述负反馈调节后，最终达到锁定状态。

具体地，设定多相时钟发生器初始状态时电压控制延迟线中每个电压控制延迟单元的延迟时间为最小延迟时间T_min，时钟延迟时间T_D满足(N-1)T_s<T_D<NT_s，其中T_min满足T_s为输入时钟周期，N为电压控制延迟线中电压控制延迟单元的数量。

具体地，环路锁定后，反馈时钟延迟时间T_D＝NT_s+△t，即每个电压控制延迟单元的延迟时间为多相时钟发生器实现的分辨率，△t为参考时钟上升沿与反馈时钟上升沿的相位误差，其通过公式

计算得到，其中T_P是UP信号的脉冲宽度，即充电电流I_UP的充电时间，ΔI＝I_UP-I_DN，I_UP为电荷泵充电电流，I_DN为电荷泵放电电流。