[发明专利]用于半导体封装中减小的管芯到管芯间隔的底部填充材料流控制

权利要求书

1.一种半导体装置，包括：

第一和第二半导体管芯，每个半导体管芯具有其上有集成电路的表面，所述集成电路通过多个导电接触耦合于公共半导体封装衬底的最上面金属化层的接触盘，所述第一和第二半导体管芯分开一间隔；

被置于所述第一半导体管芯和所述公共半导体封装衬底之间并且至少部分地在所述第一半导体管芯之下的阻挡层结构，其中所述阻挡层结构包括被置于所述公共半导体封装衬底的最上表面上的多条铜迹线，或者其中所述阻挡层结构包括被置于所述公共半导体封装衬底的最上表面上的经图案化的油墨结构；以及

底部填充材料层，与所述第二半导体管芯接触并且与所述阻挡层结构接触，但是不与所述第一半导体管芯接触。

2.如权利要求1所述的半导体装置，其特征在于，当所述阻挡层结构包括被置于所述公共半导体封装衬底的最上表面上的多条铜迹线时，所述多条铜迹线包括人字形图案。

3.如权利要求1所述的半导体装置，其特征在于，将所述第一和第二半导体管芯分开的所述间隔为约100微米。

4.如权利要求1所述的半导体装置，其特征在于，所述第一半导体管芯为存储器管芯，而所述第二半导体管芯为从微处理器管芯和片上系统SoC管芯中选择的一管芯。

5.如权利要求1所述的半导体装置，其特征在于，所述阻挡层结构包括用于限制用于形成所述底部填充材料层的底部填充材料的流动的多个槽。

6.如权利要求1所述的半导体装置，其特征在于，所述第一和第二半导体管芯通过置于所述公共半导体封装衬底内的嵌入式互连桥EmIB彼此电耦合。

7.如权利要求1所述的半导体装置，其特征在于，当所述阻挡层结构包括被置于所述公共半导体封装衬底的最上表面上的多条铜迹线时，所述阻挡层结构包括针对所述底部填充材料层的多余部分的多条逃逸迹线。

8.一种半导体封装，包括：

分开一间隔的邻近的第一和第二半导体管芯；

硅插入件结构，其被置于所述第一和第二半导体管芯下方并电耦合所述第一和第二半导体管芯；

有机封装衬底，其被置于所述硅插入件结构下方并且电耦合于所述硅插入件结构，所述有机封装衬底包括位于其中的多个路由层；

阻挡层结构，其被置于所述第一半导体管芯和所述硅插入件结构之间并且至少部分地在所述第一半导体管芯之下，其中所述阻挡层结构包括被置于所述硅插入件结构的最上表面上的多条铜迹线，或者其中所述阻挡层结构包括被置于所述硅插入件结构的最上表面上的经图案化的油墨结构；以及

底部填充材料层，与所述第二半导体管芯接触并且与所述阻挡层结构接触，但是不与所述第一半导体管芯接触。

9.如权利要求8所述的半导体封装，其特征在于，当所述阻挡层结构包括被置于所述硅插入件结构的最上表面上的多条铜迹线时，所述多条铜迹线包括人字形图案。

10.如权利要求8所述的半导体封装，其特征在于，将所述第一和第二半导体管芯分开的所述间隔为约100微米。

11.如权利要求8所述的半导体封装，其特征在于，所述第一半导体管芯为存储器管芯，而所述第二半导体管芯为从微处理器管芯和片上系统SoC管芯中选择的一管芯。

12.如权利要求8所述的半导体封装，其特征在于，所述阻挡层结构包括用于限制用于形成所述底部填充材料层的底部填充材料的流动的多个槽。

13.如权利要求8所述的半导体封装，其特征在于，还包括：

被置于所述有机封装衬底和所述硅插入件结构之间的第二阻挡层结构。