[发明专利]用于半导体封装中减小的管芯到管芯间隔的底部填充材料流控制

说明书

描述了用于半导体封装中的减小的管芯到管芯间隔的底部填充材料流控制和所得的半导体封装。在一示例中，半导体装置包括第一和第二半导体管芯，每个半导体管芯具有其上有集成电路的表面，所述集成电路通过多个导电接触耦合于公共半导体封装衬底的最上面金属化层的接触盘，该第一和第二板导体管芯分开一间隔。阻挡层结构位于第一半导体管芯和公共半导体封装衬底之间并且至少部分地在第一半导体管芯之下。底部填充材料层与第二半导体管芯接触并且与阻挡层结构接触，但是不与第一半导体管芯接触。

技术领域

本发明的实施例涉及半导体封装领域，尤其是用于半导体封装中的减小的管芯到管芯间隔的底部填充(underfill)材料流控制以及所得到的半导体封装。

背景技术

如今的消费者电子市场频繁地要求需要非常复杂的电路的复杂功能。缩放到越来越小的例如晶体管之类的基本构建块已经使得能够随着渐进式的世代将甚至更复杂电路合并到单个管芯上。半导体封装被用于保护集成电路(IC)芯片或管芯，并且还用于向管芯提供去往外部电路的电接口。随着对更小的电子器件的要求增加，半导体封装被设计成更紧凑的，并且必须支持更大的电路密度。此外，对高性能器件的要求导致对经改善的半导体封装的需求，该经改善的半导体封装实现薄封装轮廓和与后续组装处理相兼容的低的总翘曲。

多年来已使用C4焊料球连接来提供半导体器件和衬底之间的倒装芯片互连。倒装芯片或受控塌陷芯片连接(C4)是一种用于半导体器件(诸如集成电路(IC)芯片、MEMS或组件)的安装类型，其利用焊料隆起而不是引线接合。焊料隆起沉积在位于衬底封装顶侧的C4盘上。为了将半导体器件安装到衬底上，将半导体器件翻转——有源侧向下地位于安装区域上。焊料隆起被用来将半导体器件直接连接到衬底。

处理倒装芯片类似于常规IC制造，但有几个附加的步骤。在制造过程接近结束时，将附接盘(attachment pad)金属化以使附接盘更容易被焊料接纳。这通常由若干处理组成。随后将小焊料点沉积在每个经金属化的盘上。随后正常地将芯片从晶片切开。为了将倒装芯片附接到电路中，将该芯片翻转以使焊料点向下到达底下的电子器件或电路板上的连接器上。随后将焊料重新熔化(通常使用超声或替换回流焊料工艺)以产生电连接。这也在芯片的电路系统和底下的安装之间留下了小空间。在大多数情况下，随后电绝缘的粘合剂被“底部填充”以提供更强的机械连接、提供热桥、以及确保焊料接头不会由于芯片和系统其他部分的不同加热而承压。然而，需要对用于在此种倒装芯片布置中底部填充的材料做出改进。

为了实现高性能的多芯片模块(MCM)和系统级封装(SiP)，更新的封装以及管芯到管芯互连方法(诸如硅通孔(TSV)和硅插入件(silicon interposer))获得了来自设计者的许多关注。然而，对于这些更新的封装体系，还需要底部填充材料技术的更多改进。

附图说明

图1示出根据本发明的一实施例的半导体封装的横截面视图，该半导体封装具有连接管芯1(存储器)和管芯2(CPU/SoC)的嵌入式互连桥(EmIB)。

图2示出根据本发明的一实施例的共同封装(co-packaged)高性能计算(HPC)管芯和高带宽存储器(HBM)布局的封装布局的平面图。

图3示出根据本发明的一实施例的半导体封装的横截面视图，该半导体封装包括位于公共衬底上的存储器管芯和CPU/SoC管芯。

图4示出根据本发明的一实施例的半导体封装的横截面视图，该半导体封装包括位于公共衬底上的存储器管芯和CPU/SoC管芯。

图5是根据本发明的一实施例的被管芯到管芯(D2D)间隔分开的铜(Cu)平面和底部填充(UF)区域的示意布局。

图6是根据本发明的一实施例的被管芯到管芯(D2D)间隔分开的铜(Cu)平面和底部填充(UF)区域的示意布局。

图7示出根据本发明的一实施例的用于小填角(fillet)的管芯间的铜迹线的布局的示例性平面视图。