[发明专利]用于高速串行接收器电路的中央对准电路

说明书

本申请案主张2013年6月28日提交的第13/931,720号美国专利申请案的优先权，所述专利申请案全文以引用的方式并入本文中。

技术领域

本发明涉及高速串行接收器电路，且更具体地涉及处理经由多个串行通信链路接收的串行数据流的对准。

背景技术

集成电路经由例如输入-输出(I/O)总线等通信路径彼此通信。越来越重要的通信类型是经由串行通信链路的串行数据流形式的数据通信。

例如100G以太网或Interlaken等新近的串行传输协议的实施通常涉及经由多个串行通信链路并行传输串行数据流形式的数据。在接收后，将串行数据流聚集以实施等效于经由单一串行通信链路的数据的传输的行为。串行数据流的聚集可以涉及以串行通信链路的给定次序接收经同步串行数据流。

可能出现多个串行通信链路之间的传输延迟的变化致使串行数据流变得不对准的情形。一些串行传输协议还允许串行通信链路在传输期间重新排序。因此，需要用以执行处理步骤来确保所接收的串行数据流的对准的电路。这些处理步骤包含每个串行数据流内的字边界的识别、所有串行数据流的对准以及串行通信链路以给定次序的布置。通常向每个处理步骤指派单独、独立的状态机电路。

发明内容

根据本文描述的一些实施例，一种用于操作串行接收器电路的方法可以包含以下步骤：经由多个串行通道接收串行数据，以及使用中央对准电路识别串行通道的当前次序并基于当前次序配置多级切换网络以按照期望次序布置串行通道。中央对准电路可以识别为每个串行通道的串行数据中的字划定界限的成帧位，并基于该成帧位使每个串行通道的串行数据中的字对准。

应了解，本发明能够以许多方式实施，例如在可编程处理器上执行的过程、设备、系统、装置或指令。下文描述本发明的若干创造性实施例。

在某些实施例中，上文提及的中央对准电路可以识别串行通道中的串行数据之间的相对延迟，并通过校正串行通道之间的相对延迟而使串行通道对准。

根据需要，中央对准电路可以监视串行通道的对准以检测未对准，而且在检测到未对准的情况下，可以识别串行通道中的串行数据之间的相对延迟并使串行通道对准以补偿相对延迟。

从附图和优选实施例的以下详细描述将更加了解本发明的进一步特征、其性质和各个优点。

附图说明

图1是根据本发明的实施例可使用串行数据流通信的互连电子装置的示意图。

图2是根据本发明的实施例可使用串行数据流经由高速串行通信链路进行通信的互连集成电路的示意图。

图3是根据本发明的实施例用于执行由中央对准控制电路控制的字对准、通道重新排序和通道对准的高速串行接收器电路的示意图。

图4是根据本发明的实施例可由串行接收器电路执行的通道再排序的示意图。

图5是根据本发明的实施例可由串行接收器电路在串行流上执行的字对准的示意图。

图6是根据本发明的实施例可由串行接收器电路执行的串行流之间的通道对准的示意图。

图7是根据本发明的实施例具有多个高速串行通信链路的高速串行接收器电路、用于通道重新排序的Clos网络、用于通道对准和字对准的多个延迟级、对准俘获电路和对准控制电路的示意图。

图8是根据本发明的实施例用于配置多级切换网络以便执行通道重新排序的说明性步骤的流程图。

图9是根据本发明的实施例用于俘获和控制高速串行收发器电路中的字对准和通道对准以及通道重新排序的对准俘获和控制电路的示意图。

图10是根据本发明的实施例用于在高速串行接收器电路中使用对准电路执行通道重新排序、字对准和通道对准的说明性步骤的流程图。

具体实施方式

本发明的实施例涉及高速串行接收器电路，并且更具体地涉及处理经由多个串行通信链路接收的串行数据流的对准，所述串行通信链路有时也被称为信道、串行通道或通道。根据需要，每一个串行通信链路可以按时间分割为多个虚拟串行通信链路，其有时也被称为虚拟信道或虚拟通道。