[发明专利]形成FinFET器件的机制

权利要求书

1.一种半导体器件，包括：

衬底；

第一鳍和第二鳍，位于所述衬底上方；

第一栅电极和第二栅电极，分别横跨在所述第一鳍和所述第二鳍上方；

栅极介电层，位于所述第一鳍和所述第一栅电极之间并且位于所述第二鳍和所述第二栅电极之间；以及

伪栅电极，位于所述衬底上方，其中，所述伪栅电极位于所述第一栅电极和所述第二栅电极之间，并且所述伪栅电极的上部宽于所述伪栅电极的下部，所述第一栅电极的下部宽于所述伪栅电极的下部。

2.根据权利要求1所述的半导体器件，其中，所述伪栅电极平行于所述第一栅电极和所述第二栅电极。

3.根据权利要求1所述的半导体器件，其中，所述伪栅电极的所述下部是凹进的。

4.根据权利要求1所述的半导体器件，其中，在所述第一栅电极的下部的侧壁和所述第一栅电极的底部的延伸平面之间具有第一角，在所述伪栅电极的所述下部的侧壁和所述伪栅电极的底部的延伸平面之间具有第二角，并且所述第一角大于所述第二角。

5.根据权利要求1所述的半导体器件，其中，所述第一栅电极的上部短于所述第一栅电极的下部。

6.根据权利要求1所述的半导体器件，其中，所述第一栅电极、所述第二栅电极和所述伪栅电极均包括多晶硅。

7.根据权利要求1所述的半导体器件，其中，所述第一栅电极、所述第二栅电极和所述伪栅电极均包括一种或多种金属材料。

8.根据权利要求1所述的半导体器件，还包括：

隔离结构，位于所述衬底上方并且围绕所述第一鳍和所述第二鳍的下部，其中，所述伪栅电极位于所述隔离结构中的一个的上方。

9.根据权利要求1所述的半导体器件，其中，所述伪栅电极的所述下部具有垂直的侧壁。

10.一种半导体器件，包括：

衬底；

第一鳍和第二鳍，位于所述衬底上方；

第一栅电极和第二栅电极，分别横跨在所述第一鳍和所述第二鳍上方；

栅极介电层，位于所述第一鳍和所述第一栅电极之间以及位于所述第二鳍和所述第二栅电极之间；以及

伪栅电极，位于所述衬底上方，其中，所述伪栅电极位于所述第一鳍和所述第二鳍之间，并且凹槽位于所述伪栅电极的下部，所述第一栅电极的下部宽于所述伪栅电极的下部。

11.根据权利要求10所述的半导体器件，其中，所述伪栅电极的所述下部具有垂直的侧壁。

12.根据权利要求10所述的半导体器件，其中，所述伪栅电极的所述下部具有倾斜的侧壁。

13.根据权利要求10所述的半导体器件，其中，所述伪栅电极的所述下部具有带有弯曲表面的侧壁。

14.根据权利要求10所述的半导体器件，其中，在所述伪栅电极的所述下部的侧壁和所述伪栅电极的底部的延伸平面之间具有角，并且所述角不大于90度。

15.一种用于形成半导体器件的方法，包括：

在衬底上方形成第一鳍和第二鳍；

在所述第一鳍、所述第二鳍和所述衬底上方沉积栅极介电层和栅电极层；以及

实施蚀刻工艺以部分地去除所述栅电极层，从而形成分别横跨在所述第一鳍和所述第二鳍上方的第一栅电极和第二栅电极，并且在所述衬底上方及所述第一鳍和所述第二鳍之间形成伪栅电极，其中，所述伪栅电极的底部是凹进的，所述第一栅电极的底部宽于所述伪栅电极的底部。

16.根据权利要求15所述的用于形成半导体器件的方法，其中，所述蚀刻工艺包括：

实施第一蚀刻操作以部分地去除所述栅电极层的上部；以及

实施第二蚀刻操作以部分地去除所述栅电极层的下部。

17.根据权利要求16所述的用于形成半导体器件的方法，其中，在所述第二蚀刻操作中使用第一蚀刻剂和第二蚀刻剂。