[发明专利]半导体测试结构

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体测试结构。

背景技术

随着半导体技术的不断发展，目前半导体器件的特征尺寸已经变得非常小，因而希望在二维的封装结构中增加半导体器件的数量变得越来越困难。针对上述问题，现有提出一种三维封装技术，以提高芯片的集成度。目前的三维封装包括基于金线键合的芯片堆叠(Die Stacking)、封装堆叠(Packing Stacking)以及基于穿硅通孔(Through Silicon Via，TSV)的三维堆叠。其中，利用穿硅通孔的三维堆叠具有以下三个优点：1)高密度集成；2)大幅地缩短电互连的长度，从而可以很好解决出现在二维系统级芯片(SOC)技术中的信号延迟等问题；3)利用穿硅通孔技术，可以把具有不同功能的芯片(如射频、内存、逻辑、MEMS等)集成在一起来实现封装芯片的多功能。因而，利用穿硅通孔堆叠结构的技术日益成为一种较为流行的芯片封装技术。

芯片结构中，为防止相邻穿硅通孔结构之间出现漏电流，造成干扰，在穿硅通孔内填充导电材料时，先在侧壁形成绝缘材料。然而，在芯片制作过程中，会涉及多个退火步骤，这造成穿硅通孔结构及半导体衬底需承受一定温度，而穿硅通孔内填充的导电材料，例如铜，与半导体衬底材质，例如硅的热膨胀系数相差较大，例如铜的热膨胀系数为16ppm/℃，硅的热膨胀系数为3ppm/℃，这造成两者之间具有较大应力差异，上述应力差异传递给绝缘层时，易造成绝缘层扭曲变形，电绝缘性能变差，甚至破裂，导电材料会扩散入半导体衬底或层间介质层(ILD)中，相应造成相邻穿硅通孔结构之间出现漏电流或半导体衬底表面的第一金属层图案(M1)之间可靠性变差，这都造成芯片性能不可靠，进而造成封装结构的性能不可靠。此外，由于穿硅通孔一般深度较深，达到几百纳米甚至几千纳米，加之深宽比较大，因而在其侧壁形成绝缘层时，无法保证厚度均一，甚至无法保证侧壁全部被覆盖，这进一步造成绝缘层在扭曲变形时性能变差、易破裂，进而造成芯片封装结构在工作过程中，性能不可靠。

有鉴于此，实有必要提供一种半导体测试结构，对穿硅通孔结构的性能进行测试，从而使得有缺陷的芯片在进入后续制程前被挑选出并淘汰，并对工艺进行调整，有利于提高最终芯片的成品率。

发明内容

本发明解决的问题是如何准确获取穿硅通孔结构的可靠性。

为解决上述问题，本发明提供一种半导体测试结构，包括：

半导体衬底，具有相对的第一表面与第二表面，所述第一表面形成有第一测试金属层与第二测试金属层，所述第二测试金属层围绕所述第一测试金属层设置，所述第二表面至少形成有第一导电金属层；

形成在所述半导体衬底内的多个穿硅通孔结构，所述穿硅通孔结构包括：侧壁设置的绝缘层以及内部填充满的导电材料，每个所述穿硅通孔结构的一端与第一测试金属层连接，另一端与第一导电金属层连接，每个穿硅通孔结构对应的第一测试金属层连接成一整体；

可选地，所述第一测试金属层与第二测试金属层之间无层间介质层，所述第一测试金属层与第一导电金属层施加测试电压时，第一测试金属层与第二测试金属层用于获取所述多个穿硅通孔结构的漏电流。

可选地，所述第一测试金属层与第二测试金属层之间填充有层间介质层，所述第一测试金属层与第一导电金属层施加测试电压时，第一测试金属层与第二测试金属层用于获取所述多个穿硅通孔结构的漏电流以及所述层间介质层的漏电流。

可选地，所述测试电压为固定电压或电压逐渐增大的斜坡电压。

可选地，所述半导体测试结构还包括：形成于半导体衬底所述第二表面的第二导电金属层，所述第二测试金属层与第二导电金属层之间具有穿硅通孔结构。

可选地，所述第二测试金属层与第二导电金属层之间具有多个穿硅通孔结构，每个穿硅通孔结构与一个第二导电金属层相连。

可选地，所述半导体测试结构还包括：

第一测试焊垫，与所述第一测试金属层电连接；

第二测试焊垫，与所述第二测试金属层电连接。

可选地，所述第一表面为半导体衬底的正面，所述第二表面为半导体衬底的背面。

可选地，所述第一测试焊垫与所述第一测试金属层位于同一金属层，所述第二测试焊垫与所述第二测试金属层位于同一金属层。

可选地，所述第一测试焊垫位于所述第一测试金属层的上层金属层，两者通过导电插塞连接；所述第二测试焊垫位于所述第二测试金属层的上层金属层，两者通过导电插塞连接。

可选地，所述第一导电金属层为再分布层。