[发明专利]半导体存储装置及其编程方法

说明书

本公开提供了一种半导体存储装置及其编程方法。该半导体存储装置及其编程方法，可一面维持数据的可靠性一面实现编程时间缩短。与非型快闪存储器将从外部输入输出端子输入的编程数据加载至页面缓冲器/感测电路，由监控编程数据的检测电路检测编程数据是否为特定的位串。当检测出编程数据并非为特定的位串时，由传输/写入电路将保持于页面缓冲器/感测电路的编程数据传输至错误检测校正电路，并将通过错误检测校正运算产生的错误校正码写入至页面缓冲器/感测电路。另一方面，当检测为特定的位串时，禁止保持于页面缓冲器/感测电路的编程数据进行传输，并将对应于该特定的位串的已知的错误校正码写入至页面缓冲器/感测电路。

技术领域

本发明涉及一种半导体存储装置及其编程方法，涉及半导体存储装置的输入输出数据的错误检测校正，尤其涉及一种与非(NAND)型快闪存储器(Flash Memory)的输入数据的错误检测及校正。

背景技术

快闪存储器、动态随机存取存储器(Dynamic Random Access Memory，DRAM)等半导体存储器因集成度逐年增加，从而难以制造无故障或缺陷的存储元件。因此，在存储芯片上，采取用来在外观上补救制造步骤中产生的存储元件的物理性缺陷的冗余方案(redundancy scheme)。例如，在某冗余方案中，通过设置冗余存储器来补救存在物理性缺陷的存储元件。而且，在半导体存储器中，除了冗余存储器的物理性补救以外，还使用错误检测校正电路(ECC：Error Checking Correction)作为软错误(soft error)对策。

在NAND型快闪存储器中，由于重复进行数据的编程(program)或擦除而因隧道绝缘膜(tunnel insulating film)劣化导致电荷保持特性变差，或因被隧道绝缘膜捕获的电荷导致产生阈值变动，从而引起位错误(bit error)。专利文献1是装载错误检测校正电路作为这种位错误对策。尤其，在接近区块选择晶体管(block selecting transistor)的存储单元(cell)中，存在因光刻(lithography)造成的图案的不均、形成扩散层时的离子注入的不均而导致位错误率变高的倾向，故存储着可用来补救更多这种位错误率的ECC码。

而且，在NAND型快闪存储器中，不仅存在一个存储单元中存储1位数据的NAND型快闪存储器，而且还有存在一个存储单元中存储多位(multi bit)数据的NAND型快闪存储器。专利文献2公开有这种多位数据的错误校正的方案。进而，专利文献3公开有如下快闪存储器，即，将ECC奇偶校验(Error Checking Correction parity)附加至被输入的数据而产生ECC码，并将所产生的ECC码写入至物理区块，且在由物理区块读出的页面(page)数据存在错误时，利用ECC码校正错误，将所校正的错误数为阈值以上的物理区块以警示区块登记在表中，在数据写入时使选择警示区块的优先级下降。

【背景技术文献】

【专利文献】

【专利文献1】日本专利特开2010-152989号公报

【专利文献2】日本专利特开2008-165805号公报

【专利文献3】日本专利特开2010-79486号公报

发明内容

【本发明要解决的课题】