[发明专利]基于模拟延迟锁相环的时钟产生器

权利要求书

1.一种基于模拟延迟锁相环的时钟产生器，应用于时间交织逐次逼近型模数转换器，其特征在于，包括：

用于根据参考时钟信号，产生多组延迟时钟信号的闭环反馈系统；

与所述闭环反馈系统相连，用于对所述多组延迟时钟信号的占空比进行调整，并输出所述时间交织逐次逼近型模数转换器的输入时钟信号的边沿组合电路。

2.根据权利要求1所述的基于模拟延迟锁相环的时钟产生器，其特征在于，

所述闭环反馈系统产生六组占空比为50％的延迟时钟信号，其中，所述六组延迟时钟信号的相位等比例增加。

3.根据权利要求2所述的基于模拟延迟锁相环的时钟产生器，其特征在于，

所述边沿组合电路将所述六组延迟时钟信号进行两两组合处理，输出六组占空比为20％的输入时钟信号，其中，进行组合处理的两组延迟时钟信号的相位差为预设值。

4.根据权利要求2所述的基于模拟延迟锁相环的时钟产生器，其特征在于，所述闭环反馈系统包括：鉴相器、与所述鉴相器连接的电荷泵、与所述电荷泵连接的环路滤波器、分别与所述环路滤波器和所述电荷泵连接的压控延迟线以及与所述压控延迟线连接的输出锁存电路；

其中，所述鉴相器用于检测所述输出锁存电路反馈的第一延迟时钟信号(ck1)与第七延迟时钟信号(ck7)的相位差，并输出一检测结果；

所述电荷泵用于将所述检测结果转换为电流；

所述环路滤波器用于将所述电流转换为控制电压(Vc)；

所述压控延迟线用于根据所述控制电压(Vc)以及所述参考时钟信号产生七组占空比为50％的延迟时钟信号，其中，所述七组延迟时钟信号包括相位等比例增加的第一延迟时钟信号(ck1)、第二延迟时钟信号(ck2)、第三延迟时钟信号(ck3)、第四延迟时钟信号(ck4)、第五延迟时钟信号(ck5)、第六延迟时钟信号(ck6)以及第七延迟时钟信号(ck7)；

所述输出锁存电路用于锁存所述七组延迟时钟信号，并将第一延迟时钟信号(ck1)、第二延迟时钟信号(ck2)、第三延迟时钟信号(ck3)、第四延迟时钟信号(ck4)、第五延迟时钟信号(ck5)以及第六延迟时钟信号(ck6)输出给所述边沿组合电路，同时将所述第一延迟时钟信号(ck1)与第七延迟时钟信号(ck7)反馈给所述鉴相器。

5.根据权利要求4所述的基于模拟延迟锁相环的时钟产生器，其特征在于，所述鉴相器包括：

第一反相器(I1)、第一上升沿触发型D触发器(FF1)、第二上升沿触发型D触发器(FF2)、第三上升沿触发型D触发器(FF3)、第一与非门(N1)、第二与非门(N2)；

其中，所述第一反相器(I1)的输入端接第一输入信号(start)，所述第一反相器(I1)的输出端与所述第一上升沿触发型D触发器(FF1)的复位端(Rst)连接；所述第一上升沿触发型D触发器(FF1)的数据输入端(D)接电源(VDD)，所述第一上升沿触发型D触发器(FF1)的输出端(Q)输出第一输出信号(rdy)，且与第三上升沿触发型D触发器(FF3)的数据输入端(D)连接，所述第一上升沿触发型D触发器(FF1)的时钟输入端(clk)与第一延迟时钟信号(ck1)连接；所述第二上升沿触发型D触发器(FF2)的时钟输入端(clk)与第七延迟时钟信号(ck7)连接，所述第二上升沿触发型D触发器(FF2)的数据输入端(D)与电源(VDD)连接，所述第二上升沿触发型D触发器(FF2)的输出端(Q)输出第三输出信号(DN)；所述第三上升沿触发型D触发器(FF3)的时钟输入端(clk)接第一延迟时钟信号(ck1)，所述第三上升沿触发型D触发器(FF3)的输出端(Q)输出第二输出信号(UP)；所述第一与非门(N1)的两个输入端分别接所述第二输出信号(UP)和所述第三输出信号(DN)，所述第一与非门(N1)的输出端与所述第二与非门(N2)的第一输入端连接；所述第二与非门(N2)的第二输入端接所述第一输入信号(start)，所述第二与非门(N2)的输出分别与第三上升沿触发型D触发器(FF3)的复位端(Rst)和第二上升沿触发型D触发器(FF2)的复位端(Rst)连接。