[发明专利]基于模拟延迟锁相环的时钟产生器

说明书

技术领域

本发明涉及延迟锁相环领域，特别涉及一种基于模拟延迟锁相环的时钟产生器。

背景技术

高速通信系统，如串行连接、超宽带和正交频分复用接收器，要求模数转换器具有GHz以上的转换速率。高速、低中精度的模数转换器广泛应用于这些领域。其中，时间交织逐次逼近型模数转换器利用多通道逐次逼近模数转换器并行工作的方式提高转换速率，由于子通道模数转换器采用逐次逼近结构，使得整个系统的功耗和面积很小，而且采样速度很高，达到GHz。但现有时间交织结构的输入时钟为分频器时钟，该分频器时钟不够精确，对时间交织结构整体的性能有极大的影响。因此，现有的时间交织逐次逼近型模数转换器的性能还有很大的提升空间。

发明内容

本发明的目的在于提供一种基于模拟延迟锁相环的时钟产生器，解决了传统分频器时钟不够精确的问题。

为了解决上述问题，本发明实施例提供一种基于模拟延迟锁相环的时钟产生器，包括：

用于根据参考时钟信号，产生多组延迟时钟信号的闭环反馈系统；

与所述闭环反馈系统相连，用于对所述多组延迟时钟信号的占空比进行调整，并输出所述时间交织逐次逼近型模数转换器的输入时钟信号的边沿组合电路。

进一步的，所述闭环反馈系统产生六组占空比为50％的延迟时钟信号，其中，所述六组延迟时钟信号的相位等比例增加。

进一步的，所述边沿组合电路将所述六组延迟时钟信号进行两两组合处理，输出六组占空比为20％的输入时钟信号，其中，进行组合处理的两组延迟时钟信号的相位差为预设值。

其中，所述闭环反馈系统包括：鉴相器、与所述鉴相器连接的电荷泵、与所述电荷泵连接的环路滤波器、分别与所述环路滤波器和所述电荷泵连接的压控延迟线以及与所述压控延迟线连接的输出锁存电路；

其中，所述鉴相器用于检测所述输出锁存电路反馈的第一延迟时钟信号ck1与第七延迟时钟信号ck7的相位差，并输出一检测结果；

所述电荷泵用于将所述检测结果转换为电流；

所述环路滤波器用于将所述电流转换为控制电压Vc；

所述压控延迟线用于根据所述控制电压Vc以及所述参考时钟信号产生七组占空比为50％的延迟时钟信号，其中，所述七组延迟时钟信号包括相位等比例增加的第一延迟时钟信号ck1、第二延迟时钟信号ck2、第三延迟时钟信号ck3、第四延迟时钟信号ck4、第五延迟时钟信号ck5、第六延迟时钟信号ck6以及第七延迟时钟信号ck7；

所述输出锁存电路用于锁存所述七组延迟时钟信号，并将第一延迟时钟信号ck1、第二延迟时钟信号ck2、第三延迟时钟信号ck3、第四延迟时钟信号ck4、第五延迟时钟信号ck5以及第六延迟时钟信号ck6输出给所述边沿组合电路，同时将所述第一延迟时钟信号ck1与第七延迟时钟信号ck7反馈给所述鉴相器。

其中，所述鉴相器包括：

第一反相器I1、第一上升沿触发型D触发器FF1、第二上升沿触发型D触发器FF2、第三上升沿触发型D触发器FF3、第一与非门N1、第二与非门N2；

其中，所述第一反相器I1的输入端接第一输入信号start，所述第一反相器I1的输出端与所述第一上升沿触发型D触发器FF1的复位端Rst连接；所述第一上升沿触发型D触发器FF1的数据输入端D接电源VDD，所述第一上升沿触发型D触发器FF1的输出端Q输出第一输出信号rdy，且与第三上升沿触发型D触发器FF3的数据输入端D连接，所述第一上升沿触发型D触发器FF1的时钟输入端clk与第一延迟时钟信号ck1连接；所述第二上升沿触发型D触发器FF2的时钟输入端clk与第七延迟时钟信号ck7连接，所述第二上升沿触发型D触发器FF2的数据输入端D与电源VDD连接，所述第二上升沿触发型D触发器FF2的输出端Q输出第三输出信号DN；所述第三上升沿触发型D触发器FF3的时钟输入端clk接第一延迟时钟信号ck1，所述第三上升沿触发型D触发器FF3的输出端Q输出第二输出信号UP；所述第一与非门N1的两个输入端分别接所述第二输出信号UP和所述第三输出信号DN，所述第一与非门N1的输出端与所述第二与非门N2的第一输入端连接；所述第二与非门N2的第二输入端接所述第一输入信号start，所述第二与非门N2的输出分别与第三上升沿触发型D触发器FF3的复位端Rst和第二上升沿触发型D触发器FF2的复位端Rst连接。

其中，所述电荷泵包括：输入信号调整电路，所述输入信号调整电路包括：第二输出信号UP反相调整电路和第三输出信号DN延迟调整电路；