[发明专利]一种面向雷达应用动态可重构处理阵列扩展的方法

权利要求书

1.一种面向雷达应用动态可重构处理阵列扩展的方法，其特征在于：对于由一维除法阵列，基本运算阵列和倒三角累加阵列构成的一种可重构处理阵列，其中一维除法阵列由1×8个除法器构成；基本运算阵列由6×8个基本运算单元构成；倒三角累加阵列由15个加法器和一个自累加器构成的，共分成5行，第一行有8个加法器，第二行有4个加法器，第三行有2个加法器，第四行有1个加法器，第五行有1个自累加器；

该可重构处理阵列中，共有2个路由器，8个列寄存器单元，其中，路由器1用于将外部数据或基本运算阵列中的数据传输到一维除法阵列，路由器2用于一维除法阵列与基本运算阵列之间的数据传输，8个列寄存器单元用于路由器2与基本运算阵列之间各个列之间的数据传输；

根据该基础的可重构处理阵列的行数和列数确定处理单元阵列扩展后的行数和列数；该方法包括如下步骤：

步骤100，确定可重构处理阵列三部分子阵列的结构，根据各个基础子阵列的行数和列数确定该子阵列扩展后的行数和列数；

步骤110，将基础的可重构处理阵列按照三个子阵列的不同要求扩展成新的可重构处理阵列；

步骤120，根据扩展后的可重构处理阵列，对其路由器、列寄存器单元、数据连接线、可重构处理阵列的配置信息、时序控制信息进行相应的调整。

2.根据权利要求1所述的一种面向雷达应用动态可重构处理阵列扩展的方法，其特征在于：所述步骤110包括：

步骤111，可重构处理阵列扩展具体包括一维除法阵列的扩展、基本运算阵列的扩展和倒三角累加阵列的扩展；一维除法阵列的扩展是在其一侧增加n个除法单元，除法器由1×8变为1×（8+n），其中，n=1，2，…；

步骤112，基本运算阵列的扩展是在其阵列底层增加n行基本运算单元或在阵列右侧增加m列基本运算单元，形成的新的基本运算阵列为（6+n）×（8+m）个基本运算单元，其中，m=1，2，…，m=8，24，40，56…；

步骤113，倒三角累加阵列的扩展是根据扩展后的基本运算阵列的行数和列数进行扩展，当基本运算阵列扩展了n行时，倒三角累加阵列保持不变，当基本运算阵列扩展了m列时，不考虑最后一行的自累加器，倒三角累加阵列扩展，具体是在其第一行右侧增加m 个加法器，第二行右侧增加m/2个加法器，依此类推；扩展后的倒三角累加阵列的第一行有8+m个加法器,第二行有（8+m）/2个加法器,第三行有（8+m）/4个加法器，依此类推，最后一行有1个加法器，最后加上一个自累加器，其中，n=1，2，…，m=8，24，40，56…。

3.根据权利要求2所述的一种面向雷达应用动态可重构处理阵列扩展的方法，其特征在于：所述步骤120包括：

步骤121，针对扩展后的一维除法阵列，将路由器1的输出数据线和路由器2输入数据线分别与新增的除法器连接；

步骤122，扩展后的基本运算阵列，针对基本运算阵列右侧新增的m列基本运算单元，新增m个列寄存器，路由器2输出数据线与新增m个列寄存器相连，每个新增的m列基本运算单元与各自的列寄存器也相连；每一个新增的基本运算单元都与其下一行最临近的三个基本运算单元相连，其中，自左向右数第1列中所有与下一行第8列基本运算单元相连的输出数据线断开，新增第1列与下一行第8+m列基本运算单元相连的输出数据线，而第8列中所有与下一行第1列基本运算单元相连的输出数据线断开，新增第8+m列与下一行第1列基本运算单元相连的输出数据线；针对基本运算阵列阵列底层新增的n行，每列的列寄存器与该列新增的n个基本运算单元相连，同时，第6行中所有与第1行下一列基本运算单元相连的输出数据线断开，新增第6+n行与第1行下一列基本运算单元相连的输出数据线，第6行中所有与倒三角累加阵列相连的输出数据线断开，增加与新增的第7行基本运算单元相连的输出数据线，新增第6+n行与倒三角累加阵列相连的输出数据线；

步骤123，当基本运算阵列扩展了m列时，扩展后的倒三角累加阵列，第一行是在其右侧增加m个加法器，并与基本运算阵列新增加的m列的最后一行基本运算单元通过输入数据线相连，加法器之间的连接方式保持不变，扩展前倒三角累加阵列中的第4行的第一个加法器与自累加器相连的输出数据线断开，新增与下一行第一个加法器相连的输出数据线，而扩展后最后一行的加法器要新增一条与自累加器相连的输入数据线。