[发明专利]一种面向雷达应用动态可重构处理阵列扩展的方法

说明书

技术领域

本发明涉及嵌入式系统领域中的动态可重构处理器技术领域，尤其在雷达应用领域，需要大规模，高性能的动态可重构处理阵列，因此具体涉及一种面向雷达应用动态可重构处理阵列扩展的方法。

背景技术

随着嵌入式应用的不断多变、复杂化，传统的通用处理器以及专用集成电路很难满足高性能、高灵活性的需求。动态可重构处理器因其较高的能效比、运算资源丰富、互连形式灵活而在嵌入式设计领域受到广泛关注。

动态可重构处理器内部有许多个算数逻辑单元，这些数量巨大的算数逻辑单元形成的可重构处理阵列被称为众核阵列。可重构处理阵列内部的算数逻辑单元之间的互联非常多样化，与固化的专用电路相比，可重构处理阵列在灵活性上有着巨大优势，此外，可重构处理阵列计算速度快，效率高，较传统的单核和少核处理器在性能上也有着巨大的优势。

与传统的静态可重构电路相比，动态可重构处理器在运行过程中就可以动态的切换电路，改变算数逻辑单元之间的互联，动态特征显著，而传统的静态可重构电路只能在电路运行之前进行电路的烧写，初始化电路，而在在电路运行的过程中保持不变，不能改变电路功能。

随着计算量需求日益庞大，现有的技术中，动态可重构处理阵列中算数逻辑单元数量必然会存在不足，具体地，在雷达应用领域，当需要更大规模、更高灵活性、更高性能的动态可重构处理阵列时，阵列的扩展方法应运而生。

发明内容

本发明的目的在于提供一种面向雷达应用动态可重构处理阵列扩展的方法，该方法可以扩展大规模粗粒度动态可重构处理阵列的行数和列数，增大计算量，以满足当前日益庞大的计算要求。

为了实现上述目的，本发明公开了一种面向雷达应用动态可重构处理阵列扩展的方法，包括：

一种面向雷达应用动态可重构处理阵列扩展的方法，其特征在于：对于由一维除法阵列，基本运算阵列和倒三角累加阵列构成的一种可重构处理阵列，其中一维除法阵列由1×8个除法器构成；基本运算阵列由6×8个基本运算单元构成；倒三角累加阵列由15个加法器和一个自累加器构成的，共分成5行，第一行有8个加法器，第二行有4个加法器，第三行有2个加法器，第四行有1个加法器，第五行有1个自累加器；

该可重构处理阵列中，共有2个路由器，8个列寄存器单元，其中，路由器1用于将外部数据或基本运算阵列中的数据传输到一维除法阵列，路由器2用于一维除法阵列与基本运算阵列之间的数据传输，8个列寄存器单元用于路由器2与基本运算阵列之间各个列之间的数据传输；

根据该基础的可重构处理阵列的行数和列数确定处理单元阵列扩展后的行数和列数；该方法包括如下步骤：

步骤100，确定可重构处理阵列三部分子阵列的结构，根据各个基础子阵列的行数和列数确定该子阵列扩展后的行数和列数；

步骤110，将基础的可重构处理阵列按照三个子阵列的不同要求扩展成新的可重构处理阵列；

步骤120，根据扩展后的可重构处理阵列，对其路由器、列寄存器单元、数据连接线、可重构处理阵列的配置信息、时序控制信息进行相应的调整。

所述步骤110包括：

步骤111，可重构处理阵列扩展具体包括一维除法阵列的扩展、基本运算阵列的扩展和倒三角累加阵列的扩展；一维除法阵列的扩展是在其一侧增加n个除法单元，除法器由1×8变为1×（8+n），其中，n=1，2，…；

步骤112，基本运算阵列的扩展是在其阵列底层增加n行基本运算单元或在阵列右侧增加m列基本运算单元，形成的新的基本运算阵列为（6+n）×（8+m）个基本运算单元，其中，n=1，2，…，m=8，24，40，56…；

步骤113，倒三角累加阵列的扩展是根据扩展后的基本运算阵列的行数和列数进行扩展，当基本运算阵列扩展了n行时，倒三角累加阵列保持不变，当基本运算阵列扩展了m列时，不考虑最后一行的自累加器，倒三角累加阵列扩展，具体是在其第一行右侧增加m 个加法器，第二行右侧增加m/2个加法器，依此类推；扩展后的倒三角累加阵列的第一行有8+m个加法器,第二行有（8+m）/2个加法器,第三行有（8+m）/4个加法器，依此类推，最后一行有1个加法器，最后加上一个自累加器，其中，n=1，2，…，m=8，24，40，56…。

所述步骤120包括：

步骤121，针对扩展后的一维除法阵列，将路由器1的输出数据线和路由器2输入数据线分别与新增的除法器连接；