[发明专利]一种嵌入式封装及封装方法

说明书

本发明公开一种嵌入式封装，包含：预填塑封料的引线框架，及设置其上的若干芯片，预填塑材料填充引线框架镂空结构，使引线框架形成一平面无镂空整体；围绕引线框架分布设置的引脚；金属片，连接在部分芯片上；第一层压层，其包覆在芯片、引线框架、金属片和引脚上；对应引脚、以及各个芯片中用于连接各个引脚的区域处，第一层压层设有由芯片或引脚的表面至第一层压层外表面的导电结构；各个芯片需连接引脚处的导电结构与引脚或其他芯片的导电结构电性连接。本发明将多芯片嵌入在预制的引线框架上，并被包覆在层压层中通过导电结构连接，提高热性能和电性能，便于完成柔性功率和逻辑混合设计，具有三维堆叠能力，可进行系统级封装。

技术领域

本发明涉及一种半导体封装技术，具体涉及一种采用预填塑封料的引线框架、硅或预制芯片以及铜金属片的嵌入式封装及封装方法。

背景技术

如图1所示，NXP公司出品了一个嵌入式功率场效应晶体管（power MOSFET）技术，其中功率场效应晶体管（MOSFET）11两面分别设有电镀层（上电镀层12和下电镀层13），上电镀层12间隔设有漏极区121、栅极区122和源极区123，其中上电镀层12的栅极区122和源极区123分别连通功率MOSFET的栅极和源极。而上电镀层的漏极121区连接下电镀层13，将功率MOSFET的漏极通过上电镀层12与下电镀层13的连接引至上电镀层的漏极区121，从而使实现功率MOSFET器件的漏极、栅极和源极都设置在一个面上，便于封装，同时可将芯片封装做的更薄。NXP公司的该嵌入式功率场效应晶体管芯片中，场效应晶体管芯片的厚度为150微米，芯片焊锡贴片在36微米的铜箔上，整个封装厚度为200微米，尺寸为3.2毫米×3.2毫米。

如图2所示，AOS公司出品了一种设有引线框架（leadframe）21、金属片（clip）22和预制芯片（pre-molded chip）的多芯片（multi chip）功率MOSFET封装技术。底层设置引线框架21，芯片二24和芯片三25设置在引线框架21上，芯片二24和芯片三25上设置有金属片22，金属片22上设有芯片一23。金属片22与引线框架21电路连接，芯片三25为预制芯片，其设有厚度为100微米的倒装硅芯片（silicon flip bond），芯片二24和芯片三25通过金属片22键合连接，芯片一为集成电路芯片，其通过金线键合连接至引线（lead）。整个封装厚度为1.1毫米，尺寸为3.5毫米×5毫米。

NXP公司的封装技术虽然具有可实现柔性封装设计；实现很薄的封装工艺；在该种平台下更容易实施系统级封装（SIP）等优点，但其缺点在于，没有良好的性能表现，该器件的阻值为7到8毫欧；对于高功率器件发热现象严重。

上述AOS公司封装技术的优点在于：具有较好的电性能和热性能；通过使用预制芯片实现较薄的裸片封装（thin die package）；和传统的封装工艺具有良好的兼容性。然而其缺点在于，由于打线的线弧高度和堆积式的结构，其工艺无法实现较薄的封装；在之后的工艺流程中非常难以实现系统级封装（SIP）；由于打线（wire bond）的工艺限制无法实现柔性（flexible）的封装设计；；在助焊剂清洁工艺后对打线（WB）造成难度大、封装良率低、成本高、不灵活的问题；引线框架的复杂结构以及在高温封装工艺中引起的翘曲变形也会导致塑封溢料（mold flash）的问题；功率芯片与逻辑芯片互连需要采用昂贵的金线，成本太高。

发明内容

本发明提供一种嵌入式封装及封装方法，在多芯片连接的功率场效应晶体管与逻辑芯片混合器件中实现高电性能表现和柔性封装，通过降低导通电阻降低功率损失，具有更好的热管理性能，可进行系统级封装，可靠性好，成本低，尺寸紧凑。

为实现上述目的，本发明提供一种嵌入式封装，其特点是，包含：

预填塑封料的引线框架，及设置其上的若干芯片；

若干引脚，围绕上述引线框架分布设置；

引线框架上的塑封材料，填充引线框架镂空结构，使引线框架形成一平面无镂空整体；