[发明专利]薄膜晶体管及其制造方法以及电子设备

说明书

本申请涉及薄膜晶体管及其制造方法以及电子设备。根据本技术的实施方式提供了一种薄膜晶体管，包括：栅电极以及一对源电极和漏电极；以及半导体层，具有在其中形成的沟道，并且具有分别连接至所述一对源电极和漏电极的一对连接部，其中，所述一对连接部的相对面中的一者或者两者为非平面。

相关申请的交叉引用

本申请要求于2013年7月19日递交到日本专利局的JP2013-150413的优先权，其中所述全部内容通过引用结合于此。

技术领域

本发明涉及一种其中沟道和电极线之间的连接部由干法蚀刻形成的薄膜晶体管(TFT)、制造所述薄膜晶体管的方法，以及包括所述薄膜晶体管的电子设备。

背景技术

在平板显示器中，例如液晶显示器和有机电致发光(EL)显示，在实际应用中薄膜晶体管(TFT)被广泛的用作为驱动元件。所述薄膜晶体管是使用半导体材料，例如非晶硅(Si)、多晶硅(polysilicon)、氧化物半导体或者用于活性层(沟道)的有机半导体制成的。

使用上述的半导体材料形成的所述沟道经由设置在层间绝缘膜中的接触孔电连接至电极线(例如各个源电极和漏电极)。所述接触孔是由湿法蚀刻形成的(例如日本未经审查专利申请公开第2001-305576号以及第2012-160679号)。在所述接触孔是由湿蚀刻形成的情况下，降低了布局效率因为必须考虑到用于避免蚀刻剂的渗流影响的沟道区的保护的处理界限。

这样的低效率布局可以通过干法蚀刻形成所述接触孔而改善。

发明内容

然而，当所述接触孔由干法蚀刻形成时，所述接触孔穿透沟道。这是因为与互补金属氧化物半导体(CMOS)处理过程不同，在沟道下的层中没有设置金属硅化物薄膜或诸如此类的蚀刻阻止膜，并且所述沟道和电极线之间的接触面积被限定于设置在所述沟道中的所述接触孔的侧面的区域中。因此，布局效率得到改善的同时接触电阻增加。此外，既然极易发生电流集中，所以电迁移(EM)阻抗降劣化。

希望提供一种薄膜晶体管，能够减少接触电阻并且提高EM阻抗、制造所述薄膜晶体管的方法以及电子设备。

根据本技术的实施方式提供了一种薄膜晶体管，包括：栅电极和一对源电极和漏电极；以及具有沟道形成在其中的半导体层，并且具有分别连接至所述一对源电极和漏电极的一对连接部，其中所述一对连接部的相对面(opposed surface)中的一者或者两者为非平面。

根据本技术的实施方式，提供了一种制造薄膜晶体管的方法，所述方法包括以下步骤：

(A)在基板上形成栅电极；

(B)在所述基板和所述栅电极上形成半导体层；

(C)在所述半导体层中形成通孔，并且形成具有其中一者或者两者为非平面的相对面的一对连接部；以及

(D)在半导体层上形成一对源电极和漏电极，所述源电极和漏电极经由所述连接部被连接至所述半导体层。

根据本技术的实施方式，提供了一种拥有显示单元的电子设备，所述显示单元设置有多个显示器件和被配置为驱动显示器件的多个薄膜晶体管，每一个薄膜晶体管包括：栅电极以及一对源电极和漏电极；以及半导体层，具有形成在其中的沟道，并且具有分别连接至所述一对源电极和漏电极的一对连接部，其中所述一对连接部的相对面中的一者或者两者为非平面。

在所述薄膜晶体管、制造所述薄膜晶体管的所述方法、以及根据上述相应的本技术的实施方式的所述电子设备中，设置在所述半导体层中的所述一对连接部的相对面中的一者或者两者形成为非平面。这扩大了连接部中的一者或两者中所述半导体层与所述源电极和/或漏电极之间的接触面积。