[发明专利]半导体器件及其制造方法

说明书

本发明提供了一种半导体器件，包括第一器件区域：衬底；第一有源区堆叠，包括衬底上的第一半导体区和其上的第二半导体区，以及空腔，空腔位于第一半导体区的端部、第二半导体区与衬底之间；第一器件，位于第二半导体区之上，且其源漏区位于空腔之上；第二器件区域：衬底；第二有源区堆叠，包括衬底上的第三半导体区和其上的第四半导体区，以及绝缘层，绝缘层位于第三半导体区的端部、第四半导体区与衬底之间；第二器件，位于第四半导体区之上，且其源漏区位于绝缘层之上。该半导体器件具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。

技术领域

本发明涉及半导体器件领域，特别涉及一种半导体器件及其制造方法。

背景技术

随着器件尺寸的不断缩小，单位面积芯片上的器件数目越来越多，这会导致动态功耗的增加，同时，器件尺寸的不断缩小必然引起漏电流的增加，进而引起静态功耗的增加，而随着半导体器件的高度集成，MOSFET沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响器件性能的主导因素，这种现象统称为短沟道效应。短沟道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。

SOI衬底是在硅的下方嵌入了二氧化硅层，相对于体硅器件，SOI衬底形成的器件可以明显减小漏电流和功耗，改善短沟道效应，具有明显的性能优势。然而，SOI衬底的造价较高，并需要更大的器件面积以避免浮体效应(Floating Body Effect)，难以满足器件高度集成化的要求，此外，由于嵌入了二氧化硅层，其器件的散热性能受到影响。

发明内容

本发明的目的旨在至少解决上述技术缺陷之一，提供一种半导体器件及其制造方法。

本发明提供了一种半导体器件，包括第一器件区域和第二器件区域，其中，

第一器件区域包括：

衬底；

第一有源区堆叠，包括衬底上的第一半导体区和其上的第二半导体区，以及空腔，空腔位于第一半导体区的端部、第二半导体区与衬底之间；

第一器件，位于第二半导体区之上，且其源漏区位于空腔之上；

第二器件区域包括：

衬底；

第二有源区堆叠，包括衬底上的第三半导体区和其上的第四半导体区，以及绝缘层，绝缘层位于第三半导体区的端部、第四半导体区与衬底之间；

第二器件，位于第四半导体区之上，且其源漏区位于绝缘层之上。

可选的，还包括第三器件区域，所述第三器件区域包括：

衬底；

第三器件，位于衬底之上。

可选的，第一半导体区包括衬底上的第二半导体层和第二半导体层上的第三半导体层，第二半导体区为第四半导体层；第三半导体区为第二半导体层，第四半导体区为第四半导体层。

可选的，所述衬底为体硅衬底，第二半导体层和第三半导体层为Ge_xSi_1-x，0<x<1，第四半导体层为硅。

可选的，第一器件区域还包括氧化物层，形成于空腔的半导体材料的表面上。

此外，本发明还提供一种半导体器件的制造方法，包括步骤：

S01，提供衬底，所述衬底具有第一区域和第二区域；

S02，在衬底的第一区域上形成第一半导体区和其上的第二半导体区，以及在衬底的第二区域上形成第三半导体区和其上的第四半导体区；