[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体器件领域，特别涉及一种半导体器件及其制造方法。

背景技术

随着器件尺寸的不断缩小，单位面积芯片上的器件数目越来越多，这会导致动态功耗的增加，同时，器件尺寸的不断缩小必然引起漏电流的增加，进而引起静态功耗的增加，而随着半导体器件的高度集成，MOSFET沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响器件性能的主导因素，这种现象统称为短沟道效应。短沟道效应会恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。

SOI衬底是在硅的下方嵌入了二氧化硅层，相对于体硅器件，SOI衬底形成的器件可以明显减小漏电流和功耗，改善短沟道效应，具有明显的性能优势。然而，SOI衬底的造价较高，并需要更大的器件面积以避免浮体效应(FloatingBodyEffect)，难以满足器件高度集成化的要求，此外，由于嵌入了二氧化硅层，其器件的散热性能受到影响。

发明内容

本发明的目的旨在至少解决上述技术缺陷之一，提供一种半导体器件及其制造方法。

本发明提供了一种半导体器件，包括：

衬底，衬底具有第一半导体材料；

第一有源区堆叠，位于衬底之上，包括第二半导体层和其上的第三半导体层，以及空腔，空腔位于第一有源区堆叠的第二半导体层的端部、第三半导体层与衬底之间；

第二有源区堆叠，位于衬底之上，包括第二半导体层和其上的第三半导体层；

隔离结构，位于第一和第二有源区堆叠两侧的衬底上；

第一器件和第二器件，分别位于第一有源区堆叠和第二有源区堆叠之上，第一器件的源漏区位于空腔之上。

可选的，所述衬底为体硅衬底，第二半导体层为Ge_xSi_1-x，0<x<1，第三半导体层为硅。

可选的，还包括：氧化物层，位于构成空腔的半导体材料的表面上。

可选的，在隔离结构与衬底之间以及第三半导体层、第二半导体层与隔离结构之间也形成有氧化物层。

此外，本发明还提供了一种半导体器件的制造方法，包括步骤：

提供具有第一半导体材料的衬底；

在衬底上形成堆叠层，所述堆叠层包括第二半导体层和第三半导体层；

去除部分堆叠层的端部的第二半导体层，以形成开口；

在堆叠层两侧的衬底上形成隔离结构；

在堆叠层上形成器件结构，其中，开口上为器件结构的源漏区。

可选的，形成第二半导体层和第三半导体层的步骤具体为：

在衬底上外延生长第二半导体层；

在第二半导体层上外延生长第三半导体层；

图案化所述第二半导体层及第三半导体层，以形成堆叠层，堆叠层两侧为隔离沟槽。

可选的，所述衬底为体硅衬底，第二半导体层为Ge_xSi_1-x，0<x<1，第三半导体层为硅。

可选的，去除部分堆叠层的端部的第二半导体层，以形成开口的步骤具体包括：

在部分堆叠层的第二半导体层的侧壁上形成掩膜层；

以掩膜层为掩蔽，采用湿法刻蚀，从第二半导体层的端部选择性去除部分第二半导体层，以形成开口。

可选的，在形成开口与形成隔离结构之间，还包括步骤：在开口的内壁上形成氧化物层。

可选的，在开口的内壁上形成氧化物层的步骤具体包括：进行氧化，在衬底、第二半导体层、第三半导体层的暴露的表面上形成氧化层。

本发明实施例提供的半导体器件及其制造方法，器件结构的源漏区之下形成有空腔的结构，且第三半导体层的沟道区域之下为半导体层。这样的器件结构，同时具有体硅器件和SOI器件的各自优势，具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。同时，与SOI器件相比，消除了浮体效应和自热效应。此外，空腔处较低的介电常数，使得其可承受较高的电压，并且易于同传统的器件及工艺集成。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1-图6示出了根据本发明实施例的半导体器件的各个形成阶段的示意图；

图7示出了根据本发明实施例的半导体器件的制造方法的流程图。

具体实施方式