[发明专利]一种伪差分读取非易失存储器结构

说明书

技术领域

本发明涉及集成电路领域，具体的讲，涉及伪差分读取非易失存储器结构。

背景技术

电子技术日益发展，许多集成电路系统或者模块需要使用一定容量的非易失性存储器。通常，非易失性存储器可以作为独立存储器芯片，由芯片外部控制电路进行数据处理。然而，在许多情况下，非易失存储器必须和其他控制电路集成在相同芯片中。

在常规的非易失性存储器器件中，存储器单元的大多采用浮栅结构存储电荷来存储数据。特别是对于标准CMOS工艺流程来说，浮栅结构存储单元通常需要一个附加的多晶硅层。因此，标准CMOS工艺中的非易失性存储器单元的集成将需要附加的处理步骤和掩膜，这将会造成成本的不合理增长，尤其是在考虑到经常只需要非常小量的集成的非易失性存储器时。

低成本的非易失大多采用单多晶的非易失存储单元。单多晶的非易失存储单元一般由四个MOS管组成。它们为一个较大面积用于浮栅耦合电压的MOS管做控制管，一个由面积较小的MOS管做隧穿管、一个用于读取的MOS管做读取管和读取时用到的选择管。单多晶的非易失存储单元中的读取管也可以由控制管或者隧穿管充当，减小MOS管数量来减小存储单元面积。

为了提高存储单元的读取准确性，常常将两个上述的存储单元组成差分结构，同时利用差分灵敏放大器读取。相对单端存储结构组成的存储器，差分存储结构和差分灵敏放大器组成非易失存储器有着：读取准确率高和面积为单端存储结构存储器面积两倍等特点。这样差分结构的单多晶非易失存储器存储密度相对较低而且制造成本也很高。因此，需要探索一种不以很大面积成本牺牲为代价而提高读取准确性的存储器结构。

发明内容

为了解决上述问题，本发明提供了一种和单端结构非易失存储器面积相当，读取准确性能够达到差分结构存储器的伪差分读取非易失存储器结构。

为实现上述目的，本发明的技术方案是：

将一定数量的单端存储单元按照逻辑上的规则排列组成非易失存储器的存储阵列，围绕存储阵列设计伪差分读取模块、电荷泵、行列地址译码器、行列电压切换、控制电路、I/O等外围电路。

一种伪差分读取非易失存储器结构，包括伪差分读取模块、单端存储单元组成的阵列、读取复用器、逻辑控制电路、行地址译码器、列地址译码器、行电压切换电路、列电压切换电路、电荷泵以及I/O模块，其特征在于：所述伪差分读取模块包含参考模块和伪差分灵敏放大器，将单端存储单元的端口Rout连接到伪差分读取模块的输入端上，输出端为所读取的结果，所述的参考模块包含两个参考单元，参考单元为单端存储单元，其中第一参考单元上固定存储逻辑值‘1’，第二参考单元上固定存储逻辑值‘0’；固定存储逻辑值‘1’的第一参考单元的端口Rout为参考模块的第一输出端,固定存储逻辑值‘0’的第二参考单元的端口Rout为参考模块的第二输出端，参考模块的两个输出端用于输入到伪差分灵敏放大器的输入端；

伪差分灵敏放大器包括两个差分灵敏放大器以及锁存电路，在读取操作时，伪差分读取模块将待读取单端存储单元和两个参考单元分别进行差分读取，通过锁存电路最终的读取数据。

本发明中：

单端存储单元由控制管、隧穿管和读取选择管组成，控制管的电容为隧穿管的电容十倍以上，控制管与隧穿管的共用栅极上的浮栅结构上的电压主要由控制管上的电压决定，端口C为控制管的电压输入端，端口T为隧穿管的电压输入端，端口SEN为选择管的栅极，用于输入选择信号，端口Rout为单端存储单元的读取电流读出端口，读取操作时，根据当前单端存储单元的擦除和编程窗口电压，在端口C上施加一个偏置电压Vb，端口T上施加读电压Vr，端口SEN上选择信号使能，选择管导通，读取电流由端口Rout读出输入到伪差分读取模块上。

所述差分灵敏放大器具有一个输出端和两个差分信号的输入端，与两个输入端相连的为两个单端存储单元的读取电流读出端口Rout，这两个单端存储单元组成的差分结构，由差分灵敏放大器读取结果；差分灵敏放大器由两个反相器结构相互交叉连接形成正反馈，将两个输入端上的信号进行差分放大读取结果输出到差分灵敏放大器的输出端。