[发明专利]一种具有低多晶掺杂浓度的单栅非易失存储单元

说明书

技术领域

本发明属于微电子技术领域，涉及半导体集成电路的存储技术，具体是指与标准CMOS工艺兼容的单栅非易失存储单元。

背景技术

根据制造工艺的不同，可以将非易失存储器分为两大类：基于标准CMOS工艺的非易失存储器和基于特殊工艺的非易失存储器。EEPROM、FLASH、铁电存储器、相变存储器、阻变存储器以及磁电存储器等基于特殊工艺的非易失存储器一般成本较高，无法满足某些应用场合对低成本的需求，如射频识别标签芯片。因此，已经提出了具有不同结构的非易失存储单元，这些存储单元只包含单个多晶硅层，因此可以与标准CMOS工艺兼容。

单栅非易失存储单元一般包括控制管、隧穿管、读取管以及选择管。在目前公开的存储单元结构中有不少是采用PMOS晶体管作为隧穿管，这种隧穿管操作方便，但由于其栅极多晶掺杂类型为P+，因此反偏Fowler-Nordheim(FN)隧穿电流较小，导致存储单元的擦除效率较低。针对该问题，有研究者采用改变隧穿管栅极多晶掺杂类型为N+的方式进行改进，这种方式能够在很大程度上提高反偏隧穿电流，然而在工艺上不易实现，存储单元的尺寸较大，且对数据保持性有一定影响。

发明内容

针对上述已有技术存在的不足，本发明提出一种具有低多晶掺杂浓度的单栅非易失存储单元，以增强隧穿管的反偏FN隧穿电流，从而提高存储单元的擦除效率。

为实现上述目的，本发明的技术方案是：

一种具有低多晶掺杂浓度的单栅非易失存储单元，其特征在于：包括控制管、隧穿管以及选择管，控制管和选择管为PMOS晶体管，隧穿管为改进的具有低多晶掺杂浓度的PMOS晶体管；控制管、隧穿管的栅极连接在一起，作为存储电荷的浮栅，该浮栅与外界通过绝缘层隔离；控制管驻留在第一个N阱中，隧穿管和选择管驻留在第二个N阱中。控制管的源极、漏极与第一个N阱连接在一起作为控制端子，隧穿管的源极与第二个N阱连接在一起作为隧穿端子，选择管的栅极作为选择端子，选择管的源极与隧穿管的漏极连接，选择管的漏极输出数据。

其中：所述的改进的具有低多晶掺杂浓度的PMOS晶体管，其是在PMOS晶体管的栅极不进行P+注入，而是进行HR注入。HR注入一般在半导体工艺中用于产生高阻值的多晶电阻，HR注入的杂质类型为P型，且浓度低于P+注入。通过这种方式可产生具有低多晶掺杂浓度的PMOS晶体管。

所述的控制管、隧穿管以及选择管均为单栅结构，且具有相同的栅极氧化物厚度。

所述的隧穿管的栅极区面积小于控制管的栅极区面积。

所述控制端子和隧穿端子，这两端容性耦合的电势，叠加后形成浮栅上的电势。

所述控制端子、隧穿端子与选择端子在编程操作、擦除操作、读取操作时分别施加不同的电压组合。

本发明与现有技术相比，具有如下的优点：

本发明与标准CMOS工艺兼容，因此能够降低非易失存储器的成本，缩短产品的上市时间；同时，本发明提出使用改进的具有低多晶掺杂浓度的PMOS晶体管作为隧穿管，能够增强隧穿管的反偏FN隧穿电流，从而提高存储单元的擦除效率，且对存储单元的数据保持性没有影响。

附图说明

图1是本发明的整体结构示意图；

图2为本发明的隧穿管的版图实现示意图；

图3为本发明的隧穿管的横截面结构图；

图4为本发明的存储单元的横截面结构图。

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

参考图1，参考图1，本发明提出的存储单元包含三个部分，一个作为控制管101，为PMOS晶体管，一个作为隧穿管102，为改进后的具有低多晶掺杂浓度的PMOS晶体管，还有一个作为选择管103，为PMOS晶体管，它们均为单栅结构，且具有相同的栅极氧化物厚度，因此与标准CMOS工艺兼容。控制管101、隧穿管102的栅极连接在一起，作为存储电荷的浮栅104。其中，控制管驻留在第一个N阱中，隧穿管和选择管驻留在第二个N阱中；控制管101的源极、漏极与第一个N阱连接在一起作为控制端子CO，隧穿管102的源极与第二个N阱连接在一起作为隧穿端子TU，选择管103的栅极作为选择端子SE，选择管103的源极与隧穿管102的漏极连接，选择管103的漏极输出数据DA。