[发明专利]NAND闪存器件的形成方法

说明书

一种NAND闪存器件的形成方法，包括：提供半导体衬底，所述半导体衬底具有核心器件区和位于所述核心器件区边缘的外围电路区；在所述核心器件区上形成多个分立的第一栅极结构和位于所述第一栅极结构上的第一硬掩膜层，所述第一栅极结构包括第一栅极和第一栅介质层；在所述第一栅极结构两侧形成第一介质层；刻蚀所述第一介质层，直至形成暴露所述第一栅极侧壁的沟槽；对所述沟槽的侧壁进行冲刷工艺；在进行所述冲刷工艺之后，去除所述第一硬掩膜层。所述形成方法能够提高NAND闪存器件的性能。

技术领域

本发明涉及半导体制造领域，尤其涉及一种NAND闪存器件的形成方法。

背景技术

非易失性半导体存储器当中，包括电可擦除可编程只读存储器(EEPROM)以及电可编程只读存储器(EPROM)。EEPROM包括FLASH EEPROM。一种流行的FLASH EEPROM架构利用NAND阵列，NAND阵列具有大量的存储器单元串，存储器单元通过在各位线与共用源极线之间的一个或多个选择晶体管连接，即通常所称的NAND闪存器件。

NAND闪存器件的标准物理结构称为存储单元(bit)。NAND闪存器件中，不同MOS晶体管的栅极(gate)和导电沟道间由栅极绝缘层隔开。绝缘层一般为氧化层(gate oxide)，NAND闪存器件在控制栅(control gate，CG)与导电沟道间还多了一层物质，称之为浮栅(floating gate，FG)。由于浮栅的存在，使NAND闪存器件可以完成信息的读、写、擦除。即便在没有电源供给的情况下，浮栅的存在可以保持存储数据的完整性。

图1至图4示出了现有NAND闪存器件的形成方法。

请参考图1，提供半导体衬底(未示出)，所述半导体衬底包括核心器件区和外围电路区。图1中以虚线(未标注)隔开核心器件区和外围电路区上方的区域，位于虚线左边的区域为核心器件区上方的区域，位于虚线右边的区域为外围电路区上方的区域，图2至图4沿用此操作，在此一并说明。

请继续参考图1，在所述半导体衬底的核心器件区上形成第一栅极结构，所述第一栅极结构包括第一栅介质层(未示出)和第一栅极111。在所述半导体衬底的外围电路区上形成第二栅极结构，所述第二栅极结构包括第二栅介质层(未示出)、第二栅极121和第二栅极131。第一栅极111两侧具有第一介质层101a，而第二栅极121和第二栅极131之间具有第二介质层102a。第一栅极结构上还具有第一硬掩膜层112，第二栅极结构上具有第二硬掩膜层122和第二硬掩膜层132，第二硬掩膜层122位于第二栅极121上，第二硬掩膜层132位于第二栅极131上。

请参考图2，去除第一硬掩膜层112、第二硬掩膜层122和第二硬掩膜层132。在此过程中，第一介质层101a和第二介质层102a会受到损伤，并且被部分刻蚀，因此第一介质层101a和第二介质层102a的厚度通常会减小一部分。

请参考图3，形成光刻胶覆盖第一介质层101a和第二介质层102a，并且进行曝光显影工艺去除第一介质层101a上的光刻胶，直至形成图案化的光刻胶层103覆盖第二介质层102a，并且光刻胶层103暴露第一介质层101a。

请参考图4，以图案化的光刻胶层103为掩膜，刻蚀第一介质层101a，形成沟槽104。在刻蚀第一介质层101a的过程中，光刻胶层103也被不断消耗，直至光刻胶层103被完全去除，并且所述刻蚀工艺还会对第二介质层102a造成一定的刻蚀作用，导致最终剩余的第二介质层102b减小至高度T1。

形成沟槽104后，后续还包括形成ONO层覆盖第一栅极111，然后在ONO层上形成控制栅等步骤。现有方法形成的NAND闪存器件性能不佳。

发明内容

本发明解决的问题是提供一种NAND闪存器件的形成方法，以提高NAND闪存器件的性能。

为解决上述问题，本发明提供一种NAND闪存器件的形成方法，包括：