[发明专利]电感结构的制作方法以及电感结构

说明书

技术领域

本发明涉及半导体领域，具体涉及一种电感结构的制作方法以及电感结构。

背景技术

在现有的集成电路(例如CMOS射频集成电路)中，电感是一种重要的电学器件，其性能参数直接影响了集成电路的性能。现有技术中，集成电路中的电感大多采用平面电感，例如平面螺旋电感。所述平面电感为平面电感线圈结构，平面电感线圈是金属导线在衬底或介质层表面绕制而成，相对于传统的绕线电感，平面电感具有成本低、易于集成、噪声小和功耗低的优点，更重要的是能与现今的集成电路工艺兼容。

现有技术中，在标准CMOS工艺中，所述平面电感的面积较小，并且形成在半导体衬底或者介质层中，所述半导体衬底和介质层的磁导率较低，使得所述平面电感的感值较低。

现有技术通过增加所述平面电感的电感线圈数量来增加平面电感的感值，或者，通过在电感线圈的内部设置磁性材料增加电感的感值，但是磁性材料中可能产生涡流，降低了电感的Q值，电感的Q值也叫电感的品质因素，是指电感在某一频率的交流电压下工作时，所呈现的感抗与其等效损耗电阻之比。电感的Q值越高，其损耗越小，效率越高。所以所述平面电感的性能有待进一步的提高。

发明内容

本发明解决的问题提供一种电感结构的制作方法以及电感结构，能够增加电感线圈的感值，并提高电感线圈的Q值，提高电感线圈的性能。

为解决上述问题，本发明提供一种电感结构的制作方法，包括：

提供衬底；

在所述衬底上形成介质层和位于所述介质层中的电感线圈，所述介质层覆盖所述电感线圈；

对所述介质层表面进行平坦化处理；

在位于所述电感线圈内部区域的介质层中形成第一凹槽；

在所述第一凹槽内以及所述介质层上形成磁性材料层；

去除位于所述介质层上的磁性材料层，位于所述第一凹槽内的磁性材料层形成磁性层。

可选的，所述平坦化处理为化学机械研磨，在所述衬底上形成介质层的步骤中，使介质层表面与电感线圈表面的最小高度差在0.2微米到3微米的范围内

可选的，在对所述介质层表面进行平坦化处理的步骤之后，在位于所述电感线圈内部区域的介质层中形成第一凹槽之前，所述电感结构的制作方法还包括：在所述介质层上形成钝化层，所述钝化层的厚度在500埃到5000埃的范围内。

可选的，形成所述第一凹槽的方法包括：在介质层上形成具有第一开口的第一图形化掩膜层，所述第一开口暴露出位于所述电感线圈内部区域的介质层上表面；

以所述第一图形化掩膜层为掩膜刻蚀所述介质层，在位于所述电感线圈内部区域的介质层内形成第一凹槽。

可选的，在所述衬底上形成位于所述介质层中的电感线圈的步骤中，所述制作方法还包括：形成位于所述介质层中的互连结构，所述互连结构包括焊盘，所述焊盘和电感线圈均为顶层金属材料。

可选的，形成所述第一凹槽的方法包括：在所述介质层上形成具有第一开口和第二开口的第二图形化掩膜层，所述第一开口暴露出位于所述电感线圈内部区域的介质层上表面，所述第二开口暴露出焊盘上方的介质层上表面；以所述第二图形化掩膜层为掩膜，以所述焊盘表面作为停止层，刻蚀所述介质层形成露出焊盘表面的第二凹槽，在位于所述电感线圈内部区域的介质层内形成第一凹槽，之后去除所述第二图形化掩膜层；

或者，

形成所述第一凹槽的方法包括：在所述介质层上形成具有第二开口的第三图形化掩膜层，所述第二开口暴露出焊盘上方的介质层上表面；以所述第三图形化掩膜层为掩膜，刻蚀所述介质层形成露出所述焊盘表面的第二凹槽，之后去除所述第三图形化掩膜层；在所述介质层表面形成具有第一开口的第四图形化掩膜层，所述第一开口暴露出位于所述电感线圈内部区域的介质层上表面；以所述第四图形化掩膜层为掩膜刻蚀所述介质层，在所述第一区域内形成第一凹槽，然后去除所述第四图形化掩膜层。

可选的，去除位于所述介质层上的部分磁性材料层的方法包括：

对所述磁性材料层进行各向异性刻蚀，去除位于所述介质层的表面、第二凹槽内的部分磁性材料层，在所述第一凹槽内形成磁性层。

可选的，所述磁性层的材料为铁、钴、镍中的一种或几种金属材料，或者，所述磁性层的材料为铁、钴、镍中的两种或三种金属的合金，或者，所述磁性层的材料为锰锌合金。

可选的，所述磁性材料层的材料为NiFe合金，所述NiFe合金中Ni的含量范围为50％～95％。

本发明还提供一种电感结构，包括：

衬底；