[发明专利]半导体组件和制造方法有效
| 申请号： | 201410357144.2 | 申请日： | 2014-07-25 |
| 公开（公告）号： | CN104347616B | 公开（公告）日： | 2017-09-08 |
| 发明（设计）人： | A.S.卡什亚普;P.M.桑维克;周锐;P.A.罗西 | 申请（专利权）人： | 通用电气公司 |
| 主分类号： | H01L27/02 | 分类号： | H01L27/02;H01L21/82 |
| 代理公司： | 中国专利代理(香港)有限公司72001 | 代理人： | 叶晓勇,姜甜 |
| 地址： | 美国*** | 国省代码： | 暂无信息 |
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| 摘要： | |||
| 搜索关键词： | 半导体 组件 制造 方法 | ||
1.一种单片集成半导体组件，包括：
包括硅Si的衬底；
在所述衬底上制作的氮化镓GaN半导体装置；以及
在所述衬底之中或之上制作的至少一个瞬态电压抑制器TVS结构，
其中所述TVS结构与所述GaN半导体装置电接触，并且所述TVS结构配置成在跨所述GaN半导体装置的所施加电压大于阈值电压时工作在穿通模式；
其中，所述TVS结构包括：
第一半导体区，具有第一导电类型；
第二半导体区，具有第二导电类型，并且与所述第一半导体区电接触；以及
第三半导体区，具有第一导电类型，并且与所述第二半导体区电接触。
2.如权利要求1所述的半导体组件，其中，所述TVS结构横向配置。
3.如权利要求1所述的半导体组件，其中，所述TVS结构竖向配置。
4.如权利要求1所述的半导体组件，其中，所述第一导电类型是n+型，而所述第二导电类型是p型。
5.如权利要求1所述的半导体组件，其中，所述第一半导体区、所述第二半导体区和所述第三半导体区在所述Si衬底中形成。
6.如权利要求1所述的半导体组件，其中，所述第一半导体区、所述第二半导体区和所述第三半导体区在所述Si衬底上外延生长。
7.如权利要求1所述的半导体组件，其中，所述TVS结构还包括设置在所述Si衬底的至少一部分上的GaN层，并且所述第一半导体区、所述第二半导体区和所述第三半导体区在所述GaN层中形成。
8.如权利要求1所述的半导体组件，其中，所述TVS结构经由栅极-源极端子、漏极-源极端子、栅极-漏极端子或者它们的组合与所述GaN半导体装置电接触。
9.如权利要求1所述的半导体组件，其中，所述GaN半导体装置包括高电子迁移率晶体管HEMT、结型栅场效应晶体管JFET、金属氧化物半导体场效应晶体管MOSFET、二极管或者它们的组合。
10.一种单片集成半导体组件，包括：
包括硅Si的衬底；
在所述衬底上制作的氮化镓GaN半导体装置；以及
在所述衬底之中或之上制作的、包括硅Si的至少一个瞬态电压抑制器TVS结构，
其中所述TVS结构与所述GaN半导体装置电接触，并且所述TVS结构配置成在跨所述GaN半导体装置的所施加电压大于阈值电压时工作在穿通模式；
其中，所述TVS结构包括：
第一半导体区，具有第一导电类型；
第二半导体区，具有第二导电类型，并且与所述第一半导体区电接触；以及
第三半导体区，具有第一导电类型，并且与所述第二半导体区电接触。
11.一种制作单片集成半导体组件的方法，包括：
(a)提供包括硅Si的衬底；
(b)在所述衬底上制作氮化镓GaN半导体装置；
(c)在所述衬底之中或之上制作至少一个瞬态电压抑制器TVS；以及
(d)将所述TVS结构与所述GaN半导体装置电耦合，
其中所述TVS结构与所述GaN半导体装置电接触，并且所述TVS结构配置成在跨所述GaN半导体装置的所施加电压大于阈值电压时工作在穿通模式；
其中，所述步骤(c)包括：
形成第一导电类型的第一半导体区；
形成第二导电类型并且与所述第一半导体区电接触的第二半导体区；以及
形成第一导电类型并且与所述第二半导体区电接触的第三半导体区。
12.如权利要求11所述的方法，其中，所述第一导电类型是n+型，而所述第二导电类型是p型。
13.如权利要求11所述的方法，其中，所述步骤(c)包括通过扩散、掺杂、离子注入或者它们的组合，在所述Si衬底中形成所述第一半导体区、所述第二半导体区和所述第三半导体区。
14.如权利要求11所述的方法，其中，所述步骤(c)包括在所述Si衬底上外延生长所述第一半导体区、所述第二半导体区和所述第三半导体区。
15.如权利要求11所述的方法，还包括在所述Si衬底的至少一部分上设置GaN层，并且在所述GaN层中形成所述第一半导体区、所述第二半导体区和所述第三半导体区。
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