[发明专利]一种用于SD3.00主机控制器的动态时钟相位调整方法

权利要求书

1.一种用于SD3.00主机控制器的动态时钟相位调整方法，其特征在于：

使用FPGA片内的可变相位PLL产生不同相位的采样时钟；

使用不同相位的采样时钟采样SDXC卡的TUNING数据块，与规范定义的数据块进行匹配，并且记录每一次的匹配结果；

使用最佳相位选择算法，选择一个最佳的采样时钟相位。

2.如权利要求1所述用于SD3.00主机控制器的动态时钟相位调整方法，其具体包括如下步骤：

1）初始化SD3.00卡，然后发送CMD7使其进入数据传输状态，发送ACMD6命令设置数据线宽度为4，再发送CMD6开启UHS-I高速模式；然后进入步骤2）；

2）配置寄存器，激活时钟控制器的采样时钟相位调整序列；然后进入步骤3）；

3）发送CMD19命令，让所述SD3.00卡返回64字节的TUNING数据块；然后进入步骤4）；

4）将卡返回的TUNING数据块与规范定义的TUNING数据块进行匹配，如果匹配，说明采样时钟的相位满足时序要求；如果不匹配，说明不满足时序要求；并且记录匹配结果；然后进入步骤5）；

5）配置PLL，将采样时钟的相位增加采样周期的1/32；然后进入步骤6）；

6）重复步骤3）到步骤5），直到32个采样时钟的相位全部测试完毕；然后进入步骤7）；

7）使用最佳相位选择算法，选择一个最佳的采样时钟相位；然后进入步骤8）；

8）根据最佳的采样时钟相位，再次配置PLL，完成采样时钟相位调整。

3.权利要求1所述用于SD3.00主机控制器的动态时钟相位调整方法，其中最佳相位选择算法为从32个相位测试结果中选择一个最佳相位，即：

先用一个32比特的寄存器保存测试结果；

使用状态机从中查找出最长的有效区间；

最长有效区间的中间值就是最佳采样时钟相位。