[发明专利]一种半导体器件及其制造方法、电子装置有效
| 申请号： | 201410369690.8 | 申请日： | 2014-07-30 |
| 公开（公告）号： | CN105304566B | 公开（公告）日： | 2018-06-08 |
| 发明（设计）人： | 赵简;邵群 | 申请（专利权）人： | 中芯国际集成电路制造（上海）有限公司 |
| 主分类号： | H01L21/8238 | 分类号： | H01L21/8238;H01L21/28 |
| 代理公司： | 北京市磐华律师事务所 11336 | 代理人： | 董巍;高伟 |
| 地址： | 201203 *** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | 层间介电层 研磨 伪栅极结构 对准标记 浅沟槽隔离结构 半导体器件 电子装置 第一层 接触孔 介电层 凹坑 衬底 半导体 化学机械研磨 蚀刻停止层 上表面 研磨液 填充 制造 对准 环绕 包围 覆盖 | ||
1.一种半导体器件的制造方法，包括：
提供具有对准标记区的半导体衬底，在所述半导体衬底中形成有环绕包围所述对准标记区的浅沟槽隔离结构，在所述浅沟槽隔离结构的顶部与所述半导体衬底的上表面之间形成有凹坑；
在所述半导体衬底上形成作为对准标记的伪栅极结构；
在所述半导体衬底上依次形成接触孔蚀刻停止层和层间介电层，覆盖所述伪栅极结构并完全填充所述凹坑，所述层间介电层包括自下而上层叠的第一层间介电层和第二层间介电层，后续实施化学机械研磨时，研磨液对所述第二层间介电层的研磨速率低于对所述第一层间介电层的研磨速率，其中，所述第一层间介电层位于所述凹坑上方部分的表面低于位于所述伪栅极结构上方部分的上表面；
执行所述化学机械研磨，直至露出所述伪栅极结构的顶部。
2.根据权利要求1所述的方法，其特征在于，所述第一层间介电层的构成材料为HARP，所述第二层间介电层的构成材料为TEOS。
3.根据权利要求1所述的方法，其特征在于，所述化学机械研磨分两步执行：执行第一化学机械研磨，直至露出所述接触孔蚀刻停止层的顶部，以完全去除位于所述对准标记区的有源区上方的第二层间介电层；执行第二化学机械研磨，直至去除所述接触孔蚀刻停止层的位于所述伪栅极结构顶部的部分。
4.根据权利要求1所述的方法，其特征在于，所述凹坑的深度为200埃-300埃。
5.根据权利要求4所述的方法，其特征在于，形成所述凹坑的工艺步骤包括：在所述半导体衬底上形成硬掩膜层；图案化所述硬掩膜层，以在所述硬掩膜层中形成构成所述浅沟槽隔离结构的图案的开口；以所述图案化的硬掩膜层为掩膜，在所述半导体衬底中蚀刻出用于形成所述浅沟槽隔离结构的沟槽；在所述沟槽中以及所述硬掩膜层上沉积隔离材料；执行另一化学机械研磨以研磨所述隔离材料，直至露出所述硬掩膜层；以所述硬掩膜层为掩膜，执行干法蚀刻以回蚀刻所述隔离材料，形成所述凹坑；通过蚀刻去除所述硬掩膜层。
6.根据权利要求1所述的方法，其特征在于，所述伪栅极结构包括自下而上层叠的高k介电层和牺牲栅电极层。
7.根据权利要求6所述的方法，其特征在于，在所述高k介电层和所述半导体衬底之间还形成有界面层，在所述高k介电层和所述牺牲栅电极层之间还形成有覆盖层。
8.一种采用权利要求1-7之一所述的方法制造的半导体器件。
9.一种电子装置，所述电子装置包括权利要求8所述的半导体器件。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
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