[发明专利]一种半导体器件及其制造方法、电子装置

说明书

本发明提供一种半导体器件及其制造方法、电子装置，所述方法包括：提供具有对准标记区的半导体衬底，在其中形成有环绕包围所述对准标记区的浅沟槽隔离结构，在浅沟槽隔离结构的顶部与半导体衬底的上表面之间形成有凹坑；形成作为对准标记的伪栅极结构；依次形成接触孔蚀刻停止层和层间介电层，覆盖伪栅极结构并完全填充所述凹坑，所述层间介电层包括自下而上层叠的第一层间介电层和第二层间介电层，后续实施化学机械研磨时，研磨液对第二层间介电层的研磨速率低于对第一层间介电层的研磨速率；执行所述研磨，直至露出伪栅极结构的顶部。根据本发明，可以提升所述研磨结束后的层间介电层的厚度，确保所需形成的接触孔的特征尺寸以及对准精度。

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其制造方法、电子装置。

背景技术

在下一代集成电路的制造工艺中，对于互补金属氧化物半导体(CMOS)的栅极的制作，通常采用高k-金属栅工艺。对于具有较小数值的工艺节点的晶体管结构而言，所述高k-金属栅工艺通常为后栅极(gate-last)工艺，其典型的实施过程包括：首先，在半导体衬底上形成伪栅极结构，所述伪栅极结构由自下而上的界面层、高k介电层、覆盖层和牺牲栅电极层构成；然后，在伪栅极结构的两侧形成栅极间隙壁结构，之后去除伪栅极结构中的牺牲栅电极层，在栅极间隙壁结构之间留下一沟槽；接着，在所述沟槽内依次沉积功函数金属层(workfunction metal layer)、阻挡层(barrier layer)和浸润层(wetting layer)；最后进行金属栅(通常为铝)的填充。

上述工艺过程会导致较为严重的层间介电层的厚度的降低，后续在层间介电层中形成连通半导体衬底的有源区的接触孔时，在层间介电层上形成的掩膜层的高度也随之降低，当实施光刻将接触孔的图案形成于掩膜层中时，将会削弱掩膜层对于光学信号的反映，进而影响所需形成的接触孔的特征尺寸以及对准有源区的精度。造成层间介电层的厚度的降低的原因有二：第一，形成伪栅极结构以及两侧的栅极间隙壁结构之后，在半导体衬底上依次形成接触孔蚀刻停止层和层间介电层，接着实施化学机械研磨直至露出伪栅极结构的顶部，此研磨过程会造成层间介电层的损失；第二，由于CMOS的PMOS部分和NMOS部分的金属栅极结构需要具有不同的功函数，因此，二者的金属栅极结构是分别形成的，在去除伪栅极结构后形成的所述沟槽内依次形成功函数金属层、阻挡层、浸润层和金属栅的过程中需要执行两次或者多次的研磨过程，这些研磨过程也会造成层间介电层的损失。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：提供具有对准标记区的半导体衬底，在所述半导体衬底中形成有环绕包围所述对准标记区的浅沟槽隔离结构，在所述浅沟槽隔离结构的顶部与所述半导体衬底的上表面之间形成有凹坑；在所述半导体衬底上形成作为对准标记的伪栅极结构；在所述半导体衬底上依次形成接触孔蚀刻停止层和层间介电层，覆盖所述伪栅极结构并完全填充所述凹坑，所述层间介电层包括自下而上层叠的第一层间介电层和第二层间介电层，后续实施化学机械研磨时，研磨液对所述第二层间介电层的研磨速率低于对所述第一层间介电层的研磨速率；执行所述化学机械研磨，直至露出所述伪栅极结构的顶部。

在一个示例中，所述第一层间介电层的构成材料为HARP，所述第二层间介电层的构成材料为TEOS。

在一个示例中，所述化学机械研磨分两步执行：执行第一化学机械研磨，直至露出所述接触孔蚀刻停止层的顶部，以完全去除位于所述对准标记区的有源区上方的第二层间介电层；执行第二化学机械研磨，直至去除所述接触孔蚀刻停止层的位于所述伪栅极结构顶部的部分。

在一个示例中，所述凹坑的深度为200埃-300埃。