[发明专利]SRAM存储器的中央管控电路

权利要求书

1.一种SRAM存储器的中央管控电路，其特征在于，包括：

内部时钟产生电路，适于依据外部时钟信号产生内部时钟信号；

预译码和驱动电路，适于依据所述外部时钟信号的上升沿产生预字线脉冲的上升沿，依据所述内部时钟信号的下降沿产生所述预字线脉冲的下降沿；

在同一个周期内，所述预字线脉冲的上升沿与所述外部时钟信号的上升沿相对应，所述预字线脉冲的下降沿与所述内部时钟信号的下降沿相对应，

所述预译码和驱动电路包括：控制单元和传输单元；

所述传输单元包括：第一与非门、第二与非门、第三与非门、第四与非门、第一选通门、第二选通门、第三选通门、第四选通门、第一反相器、第二反相器和第三反相器；

所述第一与非门的第一输入端适于输入所述外部时钟信号，第二输入端连接所述第三反相器的输出端，输出端连接所述第一选通门的输入端；

所述第二与非门的第一输入端适于输入所述内部时钟信号，第二输入端连接所述第三反相器的输出端，输出端连接所述第二选通门的输入端；

所述第三与非门的第一输入端适于输入所述外部时钟信号，第二输入端连接所述第三反相器的输入端，输出端连接所述第三选通门的输入端；

所述第四与非门的第一输入端适于输入所述内部时钟信号，第二输入端连接所述第三反相器的输入端，输出端连接所述第四选通门的输入端；

所述第一选通门的输出端和第二选通门的输出端连接所述第一反相器的输入端，所述第三选通门的输出端和第四选通门的输出端连接所述第二反相器的输入端；

所述控制单元适于控制第一选通门和第三选通门在第一时刻之前和第二时刻之后处于可传输状态，控制第二选通门和第四选通门在第一时刻和第二时间之间处于可传输状态，所述第一时刻迟于所述内部时钟信号的上升沿且早于所述内部时钟信号的下降沿，所述第二时刻迟于所述内部时钟信号的下降沿。

2.如权利要求1所述的SRAM存储器的中央管控电路，其特征在于，在同一个周期内，所述预字线脉冲的上升沿和所述内部时钟信号的下降沿之间的时间与所述SRAM存储器中的存储单元执行读操作或写操作的时间相关。

3.如权利要求1所述的SRAM存储器的中央管控电路，其特征在于，所述预译码和驱动电路包括至少两个输出端，所述预译码和驱动电路还适于输入锁存地址信号，并将所述预字线脉冲发送至与所述锁存地址信号相关的输出端。

4.如权利要求1所述的SRAM存储器的中央管控电路，其特征在于，所述控制单元包括：第四反相器、第五反相器、第五与非门和反相延时电路；

所述第四反相器的输入端适于输入所述内部时钟信号，输出端连接所述第五与非门的第一输入端；

所述反相延时电路适于将所述外部时钟信号进行反相和延时处理，并将处理后的信号输出至所述第五与非门的第二输入端，所述反相延时电路适于延时的时间大于所述外部时钟信号的上升沿和内部时钟信号的上升沿之间的时间；

所述第五与非门的输出端连接所述第一选通门的反向控制端、第二选通门的正向控制端、第三选通门的反向控制端、第四选通门的正向控制端和第五反相器的输入端；

所述第五反相器的输出端连接第一选通门的正向控制端、第二选通门的反向控制端、第三选通门的正向控制端和第四选通门的反向控制端。

5.如权利要求4所述的SRAM存储器的中央管控电路，其特征在于，所述第一选通门、第二选通门、第三选通门、第四选通门的正向控制端为选通门中的NMOS管的栅极，反向控制端为选通门中的PMOS管的栅极。

6.如权利要求1所述的SRAM存储器的中央管控电路，其特征在于，所述传输单元的数量大于1。