[发明专利]SRAM存储器的中央管控电路

说明书

一种SRAM存储器的中央管控电路，包括：内部时钟产生电路，适于依据外部时钟信号产生内部时钟信号；预译码和驱动电路，适于依据所述外部时钟信号和内部时钟信号产生预字线脉冲；在同一个周期内，所述预字线脉冲的上升沿与所述外部时钟信号的上升沿相对应，所述预字线脉冲的下降沿与所述内部时钟信号的下降沿相对应。

技术领域

本发明涉及一种SRAM存储器的中央管控电路。

背景技术

静态的随机存取存储器(SRAM)是现在集成电路的重要组成部分，在SOI等功能复杂芯片中，都占有50％以上的面积。SRAM和其它芯片设计一样，都追求着更高的速度、更低的功耗、更小的面积。

在SRAM追求高速的过程中，一种是使用阈值电压(Vth)更低的工艺来达到提高速度的效果，但是会伴随着漏电即功耗的增大。或者，提前触发SRAM灵敏放大器(SA)工作，以更小的互补位线电压差(DeltaV)，也即减小存储单元(CELL)对位线下拉的时间来提高速度，相应的，代价是良率(Yield)的损失。甚至会有使用极其复杂的指令流水技术，来提高SRAM工作频率，其牺牲的是芯片面积和应用范围窄。

发明内容

本发明解决的问题是现有提高SRAM的速度方法会导致功耗大、良率低、芯片占用面积大。

为解决上述问题，本发明提供一种SRAM存储器的中央管控电路，包括：

内部时钟产生电路，适于依据外部时钟信号产生内部时钟信号；

预译码和驱动电路，适于依据所述外部时钟信号和内部时钟信号产生预字线脉冲；

在同一个周期内，所述预字线脉冲的上升沿与所述外部时钟信号的上升沿相对应，所述预字线脉冲的下降沿与所述内部时钟信号的下降沿相对应。

可选的，在同一个周期内，所述预字线脉冲的上升沿和所述内部时钟信号的下降沿之间的时间与所述SRAM存储器中的存储单元执行读操作或写操作的时间相关。

可选的，所述预译码和驱动电路包括至少两个输出端，所述预译码和驱动电路还适于输入锁存地址信号，并将所述预字线脉冲发送至与所述锁存地址信号相关的输出端。

可选的，所述预译码和驱动电路包括：控制单元和传输单元；

所述传输单元包括：第一与非门、第二与非门、第三与非门、第四与非门、第一选通门、第二选通门、第三选通门、第四选通门、第一反相器、第二反相器和第三反相器；

所述第一与非门的第一输入端适于输入所述外部时钟信号，第二输入端连接所述第三反相器的输出端，输出端连接所述第一选通门的输入端；

所述第二与非门的第一输入端适于输入所述内部时钟信号，第二输入端连接所述第三反相器的输出端，输出端连接所述第二选通门的输入端；

所述第三与非门的第一输入端适于输入所述外部时钟信号，第二输入端连接所述第三反相器的输入端，输出端连接所述第三选通门的输入端；

所述第四与非门的第一输入端适于输入所述内部时钟信号，第二输入端连接所述第三反相器的输入端，输出端连接所述第四选通门的输入端；

所述第一选通门的输出端和第二选通门的输出端连接所述第一反相器的输入端，所述第三选通门的输出端和第四选通门的输出端连接所述第二反相器的输入端；

所述控制单元适于控制第一选通门和第三选通门在第一时刻之前和第二时刻之后处于可传输状态，控制第二选通门和第四选通门在第一时刻和第二时间之间处于可传输状态，所述第一时刻迟于所述内部时钟信号的上升沿且早于所述内部时钟信号的下降沿，所述第二时刻迟于所述内部时钟信号的下降沿；