[发明专利]一种双沿触发驱动逻辑系统及抵抗能量分析攻击的方法

说明书

技术领域

本发明涉及计算机安全领域，特别涉及一种双沿触发驱动逻辑系统及抵抗能量分析攻击的方法。

背景技术

当前，随着科技的进步，各种各样的芯片硬件设备以其体积小、计算速度快、外形多样、可以应用于多种电子商务场景和使用寿命长等特点，得到了广泛应用，拥有广阔的市场前景。

伴随着芯片硬件设备的广泛应用，其侧信道安全问题也逐渐暴露出来，通过芯片能量消耗的分析，可以探知芯片所处理的信息，从而导致信息泄漏事故。

在信息论中，两个等长比特串之间的汉明距离(HD)是两个比特串对应位置的比特不同的个数；汉明重量(HW)是比特串相对于同样长度的全零比特串的汉明距离，即比特串中非零的比特个数。对于芯片硬件设备中所使用的驱动逻辑电路而言，一个时钟周期的HW值表示该驱动逻辑电路在该时钟周期所输出的作为计算结果的比特串中1的个数；相邻两个时钟周期的HD值表示该驱动逻辑电路在这两个时钟周期所输出的作为计算结果的两个比特串对应位置的比特值(0或1)不同的个数。根据能量分析理论，在工作状态下，如果驱动逻辑电路的HW和HD值不是恒定的，则该驱动逻辑电路的能量消耗也会产生变化，可以通过能量分析攻击技术恢复出芯片硬件设备中计算的信息。

因此，需要对芯片硬件设备中的驱动逻辑电路进行特定的保护，使其具备抵抗能量分析攻击的能力，具体实现方式如下。

在芯片硬件设备上均使用特定的抵抗能量分析攻击驱动逻辑系统，比如用双栅预充电结构(DPL)实现的驱动逻辑系统，这种驱动逻辑系统由两组功能相同的驱动逻辑电路构成。当一个时钟周期开始、数据输入到该驱动逻辑电路组中时，输入数据存储到第一组驱动逻辑电路，输入数据取反后输入到第二组驱动逻辑电路；当下一个时钟周期开始时，将两组驱动逻辑电路置零。

上述方式虽然可以在一定程度上防止驱动逻辑电路中计算的信息通过能量分析方式泄漏，但该方式在实际应用中也会存在一定的问题，如标准驱动逻辑电路每个时钟周期都会输出一组数据，而DPL驱动逻辑电路必须每两个时钟周期才能输出一组数据，这使得整个芯片硬件设备的吞吐率降低50％。如图7所示的DPL结构驱动逻辑系统被赋值为序列“1,0,0,1,1”时的时序图，虽然DPL结构驱动逻辑系统也具有抵抗能量分析攻击的能力，但需要2个时钟周期才能输出序列中的1个值，即5个序列值需要10个时钟周期才能全部输出，如图7所示。这种方法导致驱动逻辑系统乃至整个芯片硬件设备的吞吐率降为原来的一半。

发明内容

有鉴于此，本发明的主要目的在于提供一种双沿触发驱动逻辑系统及抵抗能量分析攻击的方法，以实现在不降低芯片硬件设备吞吐率、提高工作效率的同时，保持抵抗能量分析攻击能力，提高了安全性。

为实现上述目的，本发明提供了一种双沿触发驱动逻辑系统，包括信号源、控制单元和驱动逻辑电路和驱动逻辑补偿电路；

所述控制单元用于接收外部复位信号和时钟信号，并当外部复位信号有效时使所述信号源、驱动逻辑电路和驱动逻辑补偿电路处于复位状态；当外部复位信号无效且时钟信号为上升沿时，所述信号源、驱动逻辑电路和驱动逻辑补偿电路处于工作状态，当外部复位信号无效且时钟信号为下降沿时，使所述信号源、驱动逻辑电路和驱动逻辑补偿电路处于复位状态；

所述信号源用于在处于工作状态时向所述驱动逻辑电路提供第一输入信号，向所述驱动逻辑补偿电路提供第二输入信号，所述第一输入信号与所述第二输入信号互补；

所述驱动逻辑电路用于接收第一输入信号，并根据所述第一输入信号计算生成第一输出信号；所述驱动逻辑补偿电路用于接收所述第二输入信号，并根据所述第二输入信号计算生成第二输出信号；所述第一输出信号与所述第二输出信号互补。

进一步，所述控制单元包括外部时钟信号输入端CLK、外部复位信号输入端RST、低电平端、时钟信号输出端Work、复位信号输出端PreC以及或非门、第一、第二、第三或门；

其中，外部时钟信号输入端CLK与低电平端分别连接或非门的输入端和第一或门OR1的输入端；所述或非门输出端与外部复位信号输入端RST连接第二或门OR2的输入端；所述第一或门OR1的输出端与低电平端连接第三或门OR3的输入端；所述第二或门OR2的输出端连接所述复位信号输出端PreC；所述第三或门OR3的输出端连接所述时钟信号输出端Work。

进一步，所述信号源包括用于产生所述第一输入信号的第一信号源和用于产生所述第二输入信号的第二信号源；