[发明专利]半导体装置

说明书

本发明涉及一种半导体装置。提供了一种能够精确控制内部时钟信号周期的半导体装置。该半导体装置通过使用在完成了N次比较时从异步逐次逼进型ADC的顺序寄存器输出的信号，来检测当时段从比较时段转变为采样时段时信号及其延迟信号是否被输出，并且基于检测结果，通过控制延迟电路的延迟时间来生成用于控制内部时钟信号的周期的延迟控制信号。

相关申请的交叉引用

2013年8月7日提交的包括说明书、附图和摘要的日本专利申请No.2013-164053的公开的全部公开内容通过引用合并于此。

技术领域

本发明涉及半导体装置，并且适当地用于例如包括异步逐次逼近型A/D(模拟/数字)转换器的半导体装置。

背景技术

同步逐次逼近型A/D转换器可以用相对简单电路配置来实现，但是需要在A/D转换的过程中振荡多次的时钟信号。然而，在高速系统芯片中，很少获得具有系统时钟信号的频率几倍至几十倍的频率的时钟信号。

因此，提出了一种异步逐次逼近型A/D转换器，该异步逐次逼近型A/D转换器使用延迟电路通过自循环来生成内部时钟信号，并且与内部时钟信号同步地进行操作。例如，当延迟电路由串联耦合的多级反相器构成时，延迟电路的延迟时间在温度、处理、电源电压等的条件下波动。当延迟时间过大时，内部时钟信号的周期变得过大，并且因此，无法执行期望次数的比较操作。另外，当延迟时间过小时，外围电路的操作无法遵循该内部时钟。然后，日本专利特开No.2011-61597提出了一种用于利用计数器来对内部时钟信号的下降沿的数目进行技术并且基于该计数值来控制延迟电路的延迟时间的方法。

发明内容

然而，在日本专利特开No.2011-61597中，因为对内部时钟信号的下降沿的数目进行计数，所以无法准确地控制延迟时间(参见图15A和图15B)。

从对本说明书和伴随的附图的描述中，本发明的其他目的和新的特征将变得显而易见。

根据实施例，通过使用在完成n次比较时从顺序寄存器输出的第n个信号，检测当时段从比较时段转变为采样时段时是否输出第n个信号，并且基于该检测结果来控制内部时钟信号的周期。

根据该实施例，可以准确地控制内部时钟信号的周期。

附图说明

图1是示出根据本申请的第一实施例的无线通信半导体装置的配置的框图；

图2是示出在图1中示出的接收系统模拟电路的配置的电路框图；

图3是示出在图2中示出的ADC的配置的框图；

图4是示出在图3中示出的异步逐次逼近型ADC的配置的电路框图；

图5A至图5G是示出在图1至图4中示出的ADC的操作的时序图；

图6是示出在图4中示出的顺序寄存器的配置的电路框图；

图7是示出在图4中示出的位控制寄存器的配置的电路框图；

图8是示出在图4中示出的内部时钟生成电路的配置的电路框图；

图9是示出在图8中示出的延迟电路的配置的电路图；

图10是示出在图3中示出的延迟控制电路的操作的视图；

图11是示出在图3中示出的延迟控制电路的操作的另一视图；

图12A至图12F是示出在图1至图4中示出的ADC的延迟控制动作的时序图；

图13A至图13F是示出在图1至图4中示出的ADC的延迟控制动作的时序图；

图14A和图14B是用于图示在图1至图4中示出的ADC的延迟控制的限制的时序图；