[发明专利]源漏结构及其制造方法

说明书

技术领域

本申请涉及半导体制造领域，具体而言，涉及一种源漏结构及其制造方法。

背景技术

众所周知，当对记忆元件编程时，所有其他元件共享相同的位线，这些元件受限于一个高漏极偏压，这个偏压叫做漏极(或者程序)干扰。同时，持续的漏极偏压导致的长脉冲时间的读操作将使元件共享相同的位线轻微写操作。由于闪存尺寸的不断缩小，漏极偏压作用在闪存阵列的位线上形成的漏极干扰限制了闪存的可靠性。

如图1所示，在程序操作过程中，虽然元件A监测不到栅极电压，但是元件A能监测到程序漏极电压(～4V)。当对位线上的任意元件(可能是数千个元件)进行编程时，会存在应力电压。擦除元件上面的高浮栅电势使电子注入到浮栅，如果隧道氧化物质量很差，由于漏极和浮栅极之间存在的高电场，编程元件可能会丢失电子。因此，需要在经过很多编程和擦除的循环后，确保隧道氧化物的良好质量。

特别地，对于一般的存贮器件单元，通过沟道热电子(ChannelHotElectron，简称为CHE)程序装置确定漏极电压时，沟道掺杂程度一定要非常高，才能在高编程电压下防止元件槽穿孔。而沟道掺杂程度高就导致存贮器件单元的漏极结相对比较陡峭，进而产生隧道效应，从而激发热电子效应，使得漏极-衬底结的横向场强方向产生高电场，即增加了漏极干扰，降低了器件可靠性。因此，降低闪存元件中漏极-衬底结的最大电场和减少热载流子的产生是抑制漏极干扰的主要方法。

如图2a至图2c所示为传统工艺制造源漏结构的各步骤实施后的剖面结构示意图。

图2a所示为在衬底上形成第一栅极，第二栅极和第三栅极后的剖面结构示意图，后续将在衬底101’的位于第一栅极a1’和第二栅极a2’之间的部分中形成源极区10’，在衬底101’的位于第二栅极a2’和第三栅极a3’之间的部分中形成漏极区20’。首先，对第一栅极a1’和第二栅极a2’之间的衬底部分进行自对准源极注入，形成源极区的自对准源极区102’；然后，对自对准源极区102’进行反型离子注入，在进行反型离子注入的过程中控制注入的角度、剂量和能量，在自对准源极区102’侧面与底面结合处形成源极-衬底结103’(sourcesubstratejunction)。

图2b所示为在第二栅极和第三栅极之间的衬底部分中进行轻掺杂漏注入，形成漏极区的轻掺杂超浅结后的剖面结构示意图，此时形成的轻掺杂超浅结104’边缘弧度相对于源极-衬底结103’的边缘弧度较小，因此相对于源极-衬底结103’比较陡峭。

图2c所示为在第一栅极、第二栅极和第三栅极上形成隔离件后的剖面结构示意图，其中，第一栅极a1’和第二栅极a2’之间相对的两个隔离件接触闭合。然后，对衬底101’的在第二栅极a2’和第三栅极a3’之间的裸露部分进行漏极注入形成漏极区20’的漏极重掺杂区107’。

在现有技术中，通常利用降低操作电压的方法来抑制漏极干扰，这样虽然提高了性能，但是牺牲了编程速度。针对现有技术中源漏结构存在漏极干扰的问题，目前尚未提出有效的解决方案。

发明内容

本申请的主要目的在于提供一种源漏结构及其制造方法，以解决源漏结构存在漏极干扰的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种源漏结构。根据本申请的源漏结构包括：设置在衬底中的漏极区和源极区，漏极区包括轻掺杂超浅结和漏极重掺杂区，其特征在于，漏极区还包括：漏极-衬底结，设置在轻掺杂超浅结和衬底的靠近轻掺杂超浅结的侧面与底面结合处的部分中，漏极-衬底结中的杂质离子与轻掺杂超浅结中的杂质离子为反型离子。

进一步地，位于轻掺杂超浅结中的漏极-衬底结的边缘弧度小于轻掺杂超浅结的边缘弧度。

进一步地，漏极-衬底结中的杂质离子浓度小于漏极重掺杂区中的杂质离子浓度。

进一步地，源极区包括：源极-衬底结，设置在源极区和衬底的靠近源极区的侧面与底面结合处的部位。

进一步地，源漏结构还包括：栅极，设置在源极区和漏极区之间的衬底上；侧墙，设置在栅极的侧壁上且沿远离栅极的方向延伸至漏极重掺杂区的边缘。

进一步地，源漏结构的沟道类型为N型沟道，漏极-衬底结中的杂质离子为P型离子。