[发明专利]用于校正偏斜的接收器电路、包括其的半导体设备及系统

说明书

一种接收器电路包括去串行化单元、采样时钟控制单元和采样时钟发生单元。去串行化单元被配置为接收采样时钟信号、对多个输入数据信号采样、以及产生多个内部数据信号。采样时钟控制单元被配置为响应于所述多个内部数据信号和第一组时钟信号而产生延迟控制信号和同步完成信号。采样时钟发生单元响应于延迟控制信号而延迟第一组时钟信号并提供延迟的第一组时钟信号作为采样时钟信号，以及响应于同步完成信号而提供具有相对于第一组时钟信号领先了预定量的相位的第二组时钟信号作为采样时钟信号。

相关申请的交叉引用

本申请要求2013年12月30日向韩国知识产权局提交的韩国专利申请第10-2013-0166553号的优先权，其全部内容以引用方式并入本文中。

技术领域

各种实施例涉及一种半导体设备，且更具体而言，涉及一种包括主装置和从属装置的半导体系统。

背景技术

半导体系统通常包括主装置和从属装置。主装置可通过向从属装置提供控制信号来操作从属装置。从属装置可在主装置的控制下储存从主装置接收的信息或输出所储存的信息。信息可为数据。

参见图1，示出现有技术的半导体系统10的框图图示。半导体系统10包括主装置11和从属装置12。主装置11可将多个信号传输至从属装置12。主装置11可将命令信号CMD、地址信号ADD和时钟信号CLK提供至从属装置12。主装置11可传输数据DQ0-DQn以储存在从属装置12中以及可自从属装置12接收数据DQ0-DQn。

数据DQ0-DQn可经由多个数据总线来传输，所述数据总线将主装置11通信地耦接至从属装置12。从属装置12包括多个焊盘和多个接收器电路，其中每个焊盘和每个接收器电路通信地耦接至所述多个数据总线中的相关一个。从属装置12可与时钟信号CLK同步地在焊盘和接收器电路处接收经由所述多个数据总线传输的数据DQ0-DQn。在许多情况下，当数据DQ0-DQn基本上同时经由数据总线从主装置11传输时，从属装置12可能不是基本上同时接收所述数据。这可能是因为多种不同的情况，诸如，例如与数据总线相关的偏斜(skew)、与焊盘相关的工艺变化、或与接收器电路相关的工艺变化。

发明内容

在一个实施例中，一种接收器电路可包括：去串行化单元，被配置为接收采样时钟信号、对多个输入数据信号采样、以及产生多个内部数据信号；采样时钟控制单元，被配置为响应于所述多个内部数据信号和第一组时钟信号而产生延迟控制信号和同步完成信号；以及采样时钟发生单元，被配置为响应于延迟控制信号而延迟第一组时钟信号并提供延迟的第一组时钟信号作为采样时钟信号，以及被配置为响应于同步完成信号而提供具有相对于第一组时钟信号领先了预定量的相位的第二组时钟信号作为采样时钟信号。

在一个实施例中，一种用于在半导体设备中校正偏斜的方法可包括以下步骤：在去串行化单元中，接收第一组时钟信号、对多个输入数据信号采样、以及产生多个内部数据信号；响应于所述多个内部数据信号而延迟第一组时钟信号并将所述多个输入数据信号的边沿与第一组时钟信号的边沿同步；响应于边沿的同步，提供具有相对于第一组时钟信号领先了预定量的相位的第二组时钟信号至去串行化单元；在去串行化单元中，接收第二组时钟信号、对所述多个输入数据信号采样、以及产生所述多个内部数据信号。

附图说明

图1为现有技术的半导体系统的框图图示；

图2为半导体系统的实施例的框图图示；

图3为图2所示的从属装置的实施例的框图图示；

图4为图3所示的接收器电路的实施例的框图图示；

图5为图4所示的延迟选择单元的实施例的框图图示；

图6为时序图，其说明与半导体系统的接收器电路的实施例的操作相关的时序；以及

图7为包括半导体设备的实施例的系统的框图图示。