[发明专利]闪存及其读取方法

说明书

技术领域

本发明涉及半导体器件，特别涉及闪存及其读取方法。

背景技术

现有的嵌入式2T pMOS闪存阵列由重复排列的2T pMOS闪存单元组成，闪存单元的基本结构如图1所示。2T PMOS闪存单元由选择栅PMOS晶体管(栅线SG-1控制其栅极电位)和控制栅PMOS晶体管(字线WL-1控制其栅极电位)串联形成。选择栅PMOS晶体管主要工艺参数如下：“栅氧化层电学厚度8nm～11nm、沟道长度100nm～300nm”。控制栅PMOS晶体管主要工艺参数如下：栅氧化层电学厚度8nm～11nm(与选择栅晶体管的栅氧化层同步形成，因此厚度相同)、ONO绝缘层(二氧化硅-氮化硅-二氧化硅薄膜)电学厚度10nm～20nm、多晶硅浮栅厚度20nm～100nm(掺杂浓度10²⁰/cm^-3以上)、沟道长度100nm～300nm。其中，内部节点结(Internal-Node Junction，IN)由两个PMOS晶体管共用。当SL-1接高电位，BL-1接低电位时，IN相当于控制栅晶体管的漏极，同时也是选择栅晶体管的源极。

现有的嵌入式2T pMOS闪存阵列采用NOR型架构(如图2所示)。图中的BL是Bit Line的简称，通常称为“位线”，用来控制晶体管漏端的电位。WL是Word Line的简称，通常称为“字线”，用来控制晶体管栅极端的电位。SL是Source Line的简称，通常称为“源线”，用来控制晶体管源端的电位。在NOR型电路架构下，可以通过SG/BL/WL/SL的不同偏压设置，实现对任意一个闪存单元的读取。以图中圆圈标记的内存单元1为例，我们通过SG-1来打开选择栅pMOS，通过WL-1给控制栅pMOS一个合适的栅极电压，通过读取操作时BL-1和SL-1之间是否存在电流来判断“0”/“1”，具体读取操作的偏压设置参见表1。

表1.2T pMOS闪存读取操作偏压设置表

其中，VCC表示电源电压。

现有的嵌入式2T pMOS闪存阵列的擦除/编程操作和读取操作一样，需要通过SG/BL/WL/SL的不同偏压设置来选取特定地址(范围)的闪存单元进行操作，具体的偏压设置参见表2和表3。

表2.2T pMOS闪存擦除操作偏压设置表

表3.2T pMOS闪存编程操作偏压设置表

现有的嵌入式2T PMOS闪存阵列由2T串联结构的闪存单元组成。在进行擦除、编程和读取操作的过程中，必须通过选择栅晶体管(SG)来进行横向选择(通常定义BL方向为纵向)。

参照表1-3，可以看到器件在进行擦除或编程操作时，SG上分别会施加正向或负向的高压。为了耐受上述高压，选择栅PMOS晶体管的栅氧化层电学厚度不能过薄，因此不得不采用隧穿氧化层作为栅氧化层。由于2T串联结构的限制，过厚的选择栅晶体管的栅氧化层会导致被选中的闪存单元在进行读取操作时，SG的电压必须足够低(比如-2V)才能得到足够大的读取电流。从电路设计的角度来看，过低的SG偏压会导致读取操作时“选中的SG”和“未选中的SG”之间的压差过大(如VCC+2V)，从而使得读取操作中切换SG地址时充放电时间过长、动态电流过大、读取功耗过高。

此外，由于要在擦除和编程操作时传送高压到SG，SG相关的外围电路(比如解码电路、驱动电路)必须使用耐压超出10V的高压器件。而对于读取电路而言，高压器件的阈值电压过高、驱动电流过小、开关速度过慢，这些缺点都会对闪存读取速度和读取功耗造成不利影响。