[发明专利]半导体器件及其制造方法

说明书

本发明公开了一种半导体器件，包括：衬底上沿第一方向延伸的多个鳍片，沿第二方向延伸并且跨越了每个鳍片的栅极，位于栅极两侧的鳍片上的源漏区以及栅极侧墙，其中，鳍片中具有高迁移率材料构成的沟道层，鳍片至少包围了沟道层的侧面。依照本发明的半导体器件及其制造方法，通过移除假栅极堆叠同时增加刻蚀深度，能在所需的鳍片结构上自对准的局域地形成例如Ge的高迁移率沟道，从而有效提高鳍片沟道区的载流子迁移率，进而有效提高器件性能和可靠性。

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种具有局域Ge沟道的三维多栅FinFET及其制造方法。

背景技术

在当前的亚20nm技术中，三维多栅器件(FinFET或Tri-gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。

例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。目前业界多关注于FinFET器件。

此外，如下表1所示，不同的材料对于不同载流子的迁移率均不同，这使得出于提高器件驱动能力的目的而针对不同类型MOSFET、FinFET选用不同的沟道区材料。

表1

如表1所示，Ge材料对于电子、孔穴的迁移率均显著大于Si材料，因此对于改进nFinFET、pFinFET载流子迁移率和驱动能力均具有显著效果。

现有技术中，一种Ge沟道FinFET结构以及制造方法通常包括：在体Si或者SOI衬底中上依次外延生长SiGe缓冲层和Ge层，刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离(STI)；在鳍片顶部以及侧壁沉积通常为氧化硅的较薄(例如仅1～5nm)假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；在假栅极堆叠的沿第一方向的两侧沉积并刻蚀形成栅极侧墙；刻蚀栅极侧墙的沿第一方向的两侧的鳍片形成源漏沟槽，并在源漏沟槽中外延形成源漏区；在晶片上沉积层间介质层(ILD)；刻蚀去除假栅极堆叠，直至暴露Ge层，在ILD中留下栅极沟槽；在栅极沟槽中沉积高k材料的栅极绝缘层以及金属/金属合金/金属氮化物的栅极导电层。由于SiGe缓冲层存在可以调整衬底Si与Ge沟道之间的晶格匹配，Ge沟道层薄膜生长质量较好。但是，这种工艺需要在整个Si衬底上均生长Ge层，无法应用于其他仅需要Si沟道的器件区域，也即无法与CMOS工艺兼容。

有鉴于此，业界提出了另一种Ge沟道FinFET制造方法，通常包括：在体Si或者SOI衬底中刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；在沟槽中填充绝缘材料形成浅沟槽隔离(STI)；随后，采用选择性外延工艺，在鳍片结构露出STI的顶部上，依次外延生长SiGe缓冲层和Ge层，此时，由于STI材质为氧化硅，SiGe、Ge材料不会在STI层上外延生长而仅位于鳍片结构顶部；此后，与前述方法相同，沉积假栅极堆叠并完成其余的后栅工艺。此种方法与前述方法相比，虽然一定程度上减少了SiGe、Ge材料在整个晶片上分布也即部分局域空间生长，但是只要是露出STI顶部的鳍片结构上均会生长Ge外延层，对于晶片上其他需要进一步提高电子迁移率的器件区域而言，难以采用CMOS兼容工艺一步制造，也即往往需要额外的掩模光刻/刻蚀工艺，增加了器件的复杂度，容易造成器件线条失真，乃至器件失效。

发明内容