[发明专利]存储器资源的改善使用

说明书

背景技术

处理器一般包括多个寄存器，且其中处理器是多线程处理器，寄存器可在线程(全局寄存器)之间被共享或专用于特定的线程(局部寄存器)。在处理器执行DSP(数字信号处理)指令的场合，处理器包括专门由DSP指令使用的额外寄存器。

处理器的寄存器100形成存储器层级10的部分，设置存储器层级10是为了减小与访问主存储器108相关联的时延，如图1所示。存储器层级包括一个或多个高速缓存，且一般有通常使用SRAM(静态随机存取存储器)实现的两极片上高速缓存L1102和L2104以及一级片外高速缓存L3106。L1高速缓存102比L2高速缓存104更接近处理器。高速缓存比可在DRAM中实现的主存储器108小，但涉及访问高速缓存的时延与主存储器相比短得多。因为时延至少近似地与高速缓存的尺寸有关，L1高速缓存102比L2高速缓存104小，以便它具有较低的时延。

下面描述的实施例不限于解决已知处理器的任何或所有缺点的实现。

发明内容

提供这个概述来介绍将在下面详细描述中进一步描述的以简化形式的概念的选择。这个概述并不打算识别所主张的主题的关键特征或本质特征，它也并不打算用作在确定所主张的主题的范围时的帮助。

描述了增加在处理器内的存储器资源的效率的方法。在实施例中，代替包括用于存储与DSP指令相关联的数据的专用DSP间接寄存器资源，这个数据被存储在高速缓存内的已分配和锁定区域中。随后设置用于存储DSP数据的任何高速缓存行的状态以防止数据被写入存储器。在高速缓存内的已分配区域的尺寸可根据需要被存储的DSP数据的量进行变化，且当没有DSP指令在运行时，没有高速缓存资源被分配用于存储DSP数据。

第一方案提供了管理处理器内的存储器资源的方法，其包括：动态地使用高速缓存的锁定部分用于存储与DSP指令相关联的数据；以及设置与在高速缓存的被分配给DSP指令并由DSP指令使用的部分中的任何高速缓存行相关联的状态，该状态配置成防止存储在高速缓存行中的数据被写入存储器。

第二方案提供一种处理器，其包括：高速缓存；加载-存储管线；以及连接加载-存储管线和高速缓存的两个或更多个通道；且其中当DSP指令由处理器执行时，高速缓存的一部分被动态地分配用于存储与DSP指令相关联的数据，并且在高速缓存的该部分内的行被锁定。

另外的方案提供实质上如关于附图的图3、6和10中的任一个所述的方法；实质上如关于图4、5和7-9中的任一个所述的处理器；其上编码有用于产生根据权利要求9-19中的任一项所述的处理器的计算机可读程序代码的计算机可读存储介质；以及其上编码有用于产生配置成执行根据权利要求1-8中的任一项所述的处理器的计算机可读程序代码的计算机可读存储介质。

本文描述的方法可由使用软件配置的计算机执行，该软件是以存储在有形存储介质上的机器可读形式，例如以包括用于配置计算机以执行所述方法的组成部分的计算机可读程序代码的计算机程序的形式，或以包括适合于执行本文所述的任何方法的所有步骤的计算机程序代码模块(当程序在计算机上运行且其中计算机程序可体现在计算机可读存储介质上)的计算机程序的形式。有形(或非临时)存储介质的例子包括磁盘、拇指驱动器、存储卡等，且不包括传播的信号。软件可适合于在并行处理器或串行处理器上执行，使得方法步骤可以按任何适当的顺序或同时被执行。

本文所述的硬件部件可由其上编码有计算机可读程序代码的非临时计算机可读存储介质产生。

这承认固件和软件可单独地被使用且是有价值的。意图是包括在“哑”或标准硬件上运行或控制“哑”或标准硬件的软件，以执行期望功能。意图还包括“描述”或定义硬件的配置的软件，例如HDL(硬件描述语言)软件，如用于设计硅芯片或用于配置通用可编程芯片，以执行期望功能。

优选特征可酌情被组合，如将对技术人员明显的，并可与本发明的任何方案组合。

附图说明

将参考以下附图通过例子描述本发明的实施例，其中：

图1是存储器层级的示意图；

图2是示例性多线程处理器的示意图；

图3是处理器的操作的示例性方法的流程图，其中DSP寄存器资源在高速缓存内被吸收，而不是具有专门由DSP指令使用的单独寄存器资源；

图4示出两个示例性高速缓存的示意图；

图5是从另一示例性高速缓存的DSP数据访问的示意图；

图6是示出高速缓存的一部分可如何分配给DSP指令并用于存储DSP数据的三个示例性实现的流程图；