[发明专利]半导体结构的双重图案工艺方法

说明书

技术领域

本发明涉及半导体工艺技术领域，特别是涉及一种不需要过多的层叠结构或是用到任何平坦化步骤的交错式双重图案化工艺方法。

背景技术

在半导体工艺中，为了要将集成电路布局转移到半导体晶圆上，集成电路布局会先以光掩膜图形来设计形成，之后再将光掩膜图案转移到层结构上。然而，随着半导体器件(如内存结构)的微型化与高积集度的需求演进，器件变得越来越微细，光掩膜的尺度也变得越来越小。

因此，业界开发出双重图案工艺来制作具有更小接触窗(接触洞)尺寸的半导体结构。尽管如此，为了获得所要的最终图形，工艺中会用到多重的层叠结构，因而增加了整体结构的高度，导致深宽比变大。为了制作出更精确的结构以及获得更佳的半导体器件效能，高深宽比是需要避免的众多工艺变数之一。

在实际的工艺中，为了获得所需图案，牵涉到越多的层结构即代表需要更多的制作步骤，如需要进行更多的平坦化步骤来使工艺面平整。然而，越多的工艺步骤会使整体工艺变得更为复杂、冗长且昂贵。

因此，如何减少工艺中所需的层结构数目以降低深宽比，以及如何降低工艺复杂度以减少制作成本与时间，是现在本技术领域重要的开发目标与课题。

发明内容

鉴于此，本发明提出了一种交错式双节距图案工艺，其不需要形成过多的层叠结构或使用任何的平坦化步骤，因而能避免现有技术中高深宽比的问题以及其衍生出的工艺变数。

根据本发明一实施例，其提出了一种工艺方法，包含下述步骤：由下而上形成层叠的一第一层、一第二层、以及一第三层，其中第一层为碳层，第二层为抗反射介电涂布层，而第三层为抗反射层，且第二层与第三层具有良好的刻蚀选择比。

为让本发明的上述目的、特征及优点能更为明显易懂，下文中特举出数个优选实施方式，并配合附图作详细说明如下。

附图说明

图1-4描绘出根据本发明方法实施例形成接触印刷掩膜的第一步骤的横断面图；

图5描绘出根据本发明实施例一沉积在结构上用来形成接触印刷掩膜的第一图案的俯视图；

图6-8描绘出根据本发明实施例一形成接触印刷掩膜的步骤的横断面图；

图9描绘出根据本发明实施例一沉积在结构上用来形成接触印刷掩膜的第二图案的俯视图；

图10描绘出根据本发明实施例在结构上刻蚀出一最终图案以形成接触印刷掩膜的俯视图；

图11描绘出根据本发明实施例在结构上刻蚀出一最终图案以形成接触印刷掩膜的截面图；以及

图12描绘出根据本发明实施例在结构上刻蚀出一最终图案以形成接触印刷掩膜的俯视图；

其中，附图标记说明如下：

11 第一层

12 第二层

13 第三层

14 光刻胶层

15 氧化层

16 间隙壁

20 沟渠

34 光刻胶层

35 氧化层

36 间隙壁

40 接触洞

具体实施方式

在下文的细节描述中，组件符号会标示在随附的图示中成为其中的一部分，并且以可实行所述实施例的特例描述方式来表示。这类实施例会说明足够的细节使得所属领域的一般技术人员得以具以实施。阅者须了解到本发明中也可利用其他的实施例或是在不悖离所述实施例的前提下作出结构性、逻辑性、及电性上的改变。因此，下文的细节描述将不欲被视为是一种限定，反之，其中所包含的实施例将由随附的权利要求来加以界定。

请参照图1，如图所示，一第一层11、一第二层12、以及一第三层13由下而上依序层叠形成。第一层11的材质可为碳，其在完成本发明所有步骤后最终将成为一具有接触洞(窗)图案的硬掩膜结构。第二层12为一抗反射介电涂布层(dielectric anti-reflective coating,DARC)，其共形地沉积在第一(碳)层11上，实质厚度介于(埃)至之间。第三层13的材料可为抗反射材料，其共形地沉积在抗反射介电涂布的第二层12上，实质厚度约为。

在本发明中，第二层12的抗反射介电涂布材料以及第三层13的抗反射材料具有不同的刻蚀速率，以达到选择性刻蚀两者的目的。

复参照图1，一光刻胶层14形成在第三层13上。光刻胶层14是根据一第一图形来图形化，以使后续形成的间隙壁结构能构成一第一双节距图案，其在后续实施例中有详细说明。