[发明专利]非易失性半导体存储装置及数据写入方法

说明书

相关文献的引用

本申请以2013年8月23日提出的在先日本专利申请2013－173613号为基础主张优先权，这里引用其全部内容。

技术领域

本发明的实施方式一般涉及非易失性半导体存储装置及数据写入方法。

背景技术

在非易失性半导体存储装置的一例中，有NAND型闪存存储器。NAND型闪存存储器的存储单元阵列具有将多个存储单元串联连接的存储单元组合(memory cell unit)。各存储单元组合的两端经由选择栅极晶体管分别连接在位线和源极线上。各存储单元组合内的多个存储单元的控制栅极分别连接在不同的字线上。

在NAND型闪存存储器中，将连接在1条字线上的多个存储单元的集合作为1页，进行以页为单位的数据写入。

这样，在NAND型闪存存储器中，由于进行数据的写入的选择存储单元和不进行数据的写入的非选择存储单元共用字线，所以在非选择存储单元上也被施加写入电压。

因此，使包括非选择存储单元的存储单元组合成为浮动状态，通过对字线施加写入电压或通过电压，进行将非选择存储单元的沟道电位通过电容结合来升压的自我提升。

在此情况下，如果通过进行自我提升而升压后的非选择存储单元的沟道电位(提升电位)充分高，则能够抑制在非选择存储单元中也被写入数据的误写入的发生。

但是，提升电位通过与相邻的存储单元之间的电容结合而下降。因此，如果伴随微细化的发展而存储单元彼此之间的尺寸变短，则与相邻的存储单元之间的电容结合变大，所以提升电位的下降有可能变显著。结果，误写入的发生有可能增加。

发明内容

本发明要解决的课题是提供一种能够抑制误写入的发生的非易失性半导体存储装置及数据写入方法。

根据一实施方式，非易失性半导体存储装置具备：多个存储单元组合，分别具有串联连接的多个存储单元；多个位线，分别连接在对应的上述存储单元组合上；多个字线，每个字线共用地连接在上述多个存储单元组合的对应的上述存储单元的控制栅极上；以及控制器，进行向上述多个存储单元的数据的写入动作的控制。

并且，上述控制器执行：第1步骤，对连接在第4n－3个(n是自然数)上述位线上的进行写入的上述存储单元、和连接在第4n－2个上述位线上的进行上述写入的存储单元，写入上述数据；第2步骤，对连接在第4n－1个上述位线上的进行上述写入的存储单元、和连接在第4n个上述位线上的进行上述写入的存储单元，写入上述数据。

本发明能够抑制误写入的发生。

附图说明

图1是用来例示有关本实施方式的非易失性半导体存储装置100的示意电路图。

图2是用来例示与相邻的存储单元MC之间的电容结合的影响的示意剖视图。

图3是用来例示数据的写入模式的示意图。

图4是用来例示有关比较例的数据的写入动作的示意图。

图5(a)、图5(b)是用来例示有关本实施方式的数据的写入动作的示意图。

图6是用来例示与相邻的存储单元MC之间的电容结合的影响的示意剖视图。

图7是用来例示升压写入的示意图。

具体实施方式

以下，参照附图例示实施方式。另外，在各图中，对于同样的构成要素赋予相同的标号，适当省略详细的说明。

图1是用来例示有关本实施方式的非易失性半导体存储装置100的示意电路图。

如图1所示，有关本实施方式的非易失性半导体存储装置100具有存储单元阵列1、读出放大器电路2、行解码器3、控制器4、输入输出缓存5、ROM熔丝6及电压发生电路7。

非易失性半导体存储装置100是NAND型闪存存储器。

存储单元阵列1形成在硅基板的一个单元阱CPWELL内。

存储单元阵列1具有多个存储单元块BLK(BLK1，BLK2，…，BLKn)。多个存储单元块BLK在位线BL(BL1，BL2，…，BLn)延伸的方向上排列。存储单元块BLK为数据消除的单位。

多个存储单元块BLK分别具有多个存储单元组合10。

存储单元组合10具有在位线BL延伸的方向上串联连接的多个存储单元MC(MC1，MC2，…，MCn)。在存储单元MC1上连接着选择栅极晶体管S1。在存储单元MCn上连接着选择栅极晶体管S2。

存储单元MC具有栅极绝缘膜(隧道绝缘膜)21、设在栅极绝缘膜21之上的浮动栅极22、设在浮动栅极22之上的栅极间绝缘膜23、和设在栅极间绝缘膜23之上的控制栅极24(例如，参照图6)。