[发明专利]半导体结构

说明书

本发明公开了一种降低接触电阻的半导体结构，至少包括基板、埋入式字线、隔离层、多晶硅间隙壁以及接触窗插塞。基板内具有数个沟道。埋入式字线则位于沟道内，其中埋入式字线的顶面低于基板的表面一第一距离。隔离层位于埋入式字线上且其顶面低于基板的表面一第二距离。多晶硅间隙壁则位在隔离层上的沟道的侧壁，以与基板直接接触。接触窗插塞可通过上述多晶硅间隙壁增加与基板的接触面积，进而降低基板与接触窗插塞之间的阻值。本发明能增加基板与接触窗插塞间的接触面积，并藉此降低两者之间的接触电阻。

技术领域

本发明涉及一种半导体结构，且特别涉及一种降低接触电阻的半导体结构。

背景技术

动态随机存取存储器在随着元件发展到纳米世代后，面临到的困难愈来愈多，譬如随着接触面积减小，元件电流也逐渐变小。尤其是当电容器接触窗的位置稍有偏移，而减少与元件有源区(AA)的接触面积时，问题将会更加恶化。

目前改善的方式是采用线型接触窗结构；也就是将电容器接触窗改采用线型结构，来增加接触面积。然而，如此一来就需要额外的储存节点结构来连接线型接触窗结构，并且因为制作线型接触窗结构期间，需要在化学机械抛光(CMP)制造工艺时去除较多的导电材料，所以容易对外围元件造成损害。

发明内容

本发明提供一种半导体结构，可降低基板与接触窗插塞之间的阻值，并避免线型接触窗结构所导致的问题发生。

本发明的半导体结构至少包括具有数个沟道的基板、位于沟道内的埋入式字线、位于埋入式字线上的隔离层、多晶硅间隙壁以及接触窗插塞，其中上述沟道之间有基板露出。埋入式字线的顶面低于基板的表面一第一距离、隔离层的顶面低于基板的表面一第二距离。多晶硅间隙壁则位在隔离层上的沟道的侧壁，以与基板直接接触。接触窗插塞位在基板上并分别与多晶硅间隙壁与基板电性相连。

在本发明的一实施例中，上述接触窗插塞包括电容器接触窗插塞。

在本发明的一实施例中，上述第二距离小于所述隔离层的厚度。

在本发明的一实施例中，上述每一多晶硅间隙壁的厚度为5nm～15nm之间。

在本发明的一实施例中，上述半导体结构还可包括基板与埋入式字线之间的一绝缘层。

在本发明的一实施例中，上述半导体结构还可包括位于多晶硅间隙壁的表面的金属硅化物层，并与接触窗插塞直接接触。所述金属硅化物层包括硅化钴层、硅化镍层或硅化钛层。

在本发明的一实施例中，上述半导体结构还可包括位在基板上并横跨埋入式字线的位线。

在本发明的一实施例中，上述半导体结构还可包括位于位线的表面的金属硅化物层，其中所述金属硅化物层包括硅化钴层、硅化镍层或硅化钛层。

基于上述，本发明的结构通过多晶硅间隙壁(与金属硅化物层)，来增加接触窗插塞与基板的接触面积，所以可降低基板与接触窗插塞之间的阻值，维持阵列元件的电流量。另外，本发明使用的是孔型接触窗，所以不会面临目前线型接触窗的问题。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A是依照本发明的第一实施例的一种半导体结构的剖面示意图。

图1B是依照本发明的第二实施例的一种半导体结构的剖面示意图。

图2A至图2E是依照本发明的第三实施例的一种半导体结构的制造流程剖面图。

图3A至图3C是依照本发明的第四实施例的一种半导体结构的制造流程剖面图。

图4A是图3A的半导体结构的俯视示意图。

图4B是图3C的半导体结构的俯视示意图。