[发明专利]一种多电源系、多封装形式的芯片静电放电保护方法

说明书

技术领域

本发明提出了一种多电源系、多封装形式的芯片静电放电保护方法。该发明适用于多电源系、多封装形式的芯片设计领域，尤其适用于IO共用同一个地电位的芯片设计。

背景技术

随着集成电路制造工艺水平进入深亚微米时代，集成电路中的MOS(金属-氧化物-半导体)晶体管都采用浅掺杂结构LDD(Lightly Doped Drain)；硅化物工艺覆盖于MOS晶体管扩散区上；多晶化合物工艺可以减小栅极多晶的串联电阻；MOS晶体管栅极氧化层厚度越来越薄，沟道长度越来越小。这些改进都提高了芯片的集成度和提高芯片的运算速度，降低芯片功耗，但是对于深亚微米集成电路的静电放电设计，却带来了很大的弊端，造成芯片产品的可靠性下降。

ESD是指一定量的电荷从一个物体(如人体)转移到另一个物体上(如芯片)的过程。目前对集成电路芯片的防ESD危害要求都是防人体静电为主，并建立了人体模型(HBM，Human Body Model)，HBM是ESD模型中建立最早和最主要的模型之一。他描述的是当一个带有静电的人用手接触集成电路芯片的引脚时发生的人体向芯片引脚放电现象。因此，ESD常常在集成电路的输入、输出IO和电源、地IO电路内部形成。这个过程可导致芯片在很短的时间内通过一个非常大的电流，35％以上的芯片失效是由ESD引起的。

ESD保护电路的设计目的就是要避免工作电路成为ESD放电通路而遭到损害，保证在任意芯片引脚发生的ESD，都有适合的低阻通路将ESD电路引入电源或地线，通过另外一个引脚将ESD电流放掉。

对于比较复杂的芯片，通常具有较多的IO个数。不同应用的接口，由于电源电平不同，需要使用的不同电源IO，形成多电源系芯片。如ISO7816标准中规定的IO电源电压范围为1.62～5.5V，GPIO(通用IO)电源电压范围为2.7～5.5V，USB2.0规范中规定USBPHY电源电压范围为3.0V～3.6V等等。

多封装形式是指，对于一颗芯片，会根据不同的应用封装出不同的引脚。比如ISO7816的输入输出IO要进行卡片封装形式，GPIO要进行QFP64(四面扁平64管脚)封装形式等。通常，ISO7816的输入输出IO，可以复用为GPIO，也就是说，ISO7816的输入输出IO既要满足ISO7816规定的封装顺序，也要满足GPIO应用时的封装顺序，因此，同样电源域的各个引脚间并非紧密相邻，存在较大的间距。由于IO间距的存在，IO之间的ESD通路上寄生阻抗增加，ESD设计难度增加。

在这种情况下，仍然需要各个类型引脚具有较高的ESD水平以满足芯片性能要求。如7816IO的ESD(HBM)level＞6KV；USBPHYIO的ESD(HBM)level＞4KV；GPIO的ESD(HBM)level＞2KV。

在芯片的ESD设计中，考虑到芯片各个电源系之间是通过一个“地”联系到一起的，芯片各引脚的ESD电流均可以通过这个地线通路进行释放。因此全芯片的地线通路是多电源系、多封装形式芯片ESD保护设计的突破口。

通常的设计是在芯片内部，加宽地线通路的金属线宽度，降低芯片任意两点间的寄生阻抗，实现有效的ESD放电通路。但这种方法会造成芯片面积的增加。更主要的是，由于将ESD地线通路引向芯片内部，可能造成芯片内部衬底电位过高，可能导致有内部器件在ESD放电时损坏。

本发明就是除了芯片内部正常的地线通路，还利用sealring中的“地”电位，在芯片外围将各个电源系的地线连通起来的，降低芯片任意两点间的寄生阻抗，实现有效的ESD放电通路。

芯片Sealring是为了防止芯片在切割的时候受到机械损伤，而设计的一圈“隔离墙”，是介于芯片和划片槽之间的保护环。如果被利用为芯片的ESD放电通路，既增强芯片的ESD性能，又不增加芯片面积，对芯片没有任何功能性能的损失。通常sealring上的金属宽度为几微米到十几微米，同时具有metal1～topmetal的所有金属层，与芯片内部地线并联，对减小芯片任意两点间地电位寄生电阻非常有利。

发明内容

本发明提出的是一种有效的解决方法，能用较小的芯片面积提高多电源系、多封装形式芯片的ESD性能。

本发明提供一种静电放电新架构，包括芯片地IO与sealring之间的连接方法，sealring的设计方法等。