[发明专利]n沟道SONOS器件及其编译方法

说明书

本发明公开了一种n沟道SONOS器件，包括：p型半导体衬底，其包括n型掺杂的源区和漏区，以及位于源漏区之间的p型掺杂的晕圈注入区；以及位于p型半导体衬底上n型掺杂的源漏区之间的栅极结构，该栅极结构依次包括遂穿氧化层、氮化硅层、阻挡氧化层和多晶硅栅极。当n沟道SONOS器件编译时，通过在多晶硅栅极上施加正的栅极电压、在源区施加0V的源极电压、在漏区施加大于源极电压的漏极电压以及在衬底上施加正的衬底电压，在栅极电压和源极电压的电压差作用下使得晕圈注入区靠近源区和遂穿氧化层的区域中产生带带遂穿电子，该带带遂穿电子在衬底电压和源极电压的电压差作用下加速并在栅极电压作用下进入遂穿氧化层。本发明能够解决p沟道SONOS存储器件的擦除饱和的问题。

技术领域

本发明涉及存储器，尤其涉及一种n沟道SONOS器件。

背景技术

对于NOR闪存记忆单元，限制其尺寸继续缩减的最重要因素是栅长的进一步缩短。这主要是由于NOR闪存记忆单元所采用的沟道热电子(CHE)注入的编译方式要求器件漏端有一定的电压，而这一电压对源漏端的穿透会产生很大的影响，对于短沟道器件沟道热电子(CHE)方式不适用。根据文献“G.Servalli,et al.,IEDM Tech.Dig.,35_1,2005”预测，传统闪存结构的栅长缩小的物理极限是130nm。

Shuo Ji Shukuri等人发表的文章“A 60nm NOR Flash Memory Cell TechnologyUtilizing Back Bias Assisted Band-to-Band Tunneling Induced Hot ElectronInjection(B4-Flash)”提出了一种新型的利用衬底偏压协助的带带遂穿引起的热电子来进行编译的SONOS型P沟道记忆单元，能够进一步缩小器件尺寸。如图1所示，首先是由栅极和漏极电压产生的垂直电场(Vg-Vd)产生带到带遂穿电子，然后这些电子受到衬底偏置电压和漏极电压产生的结电场(Vd-Vb)加速到离开漏极一定距离的区域，最后在衬底偏置电压和栅极电压的垂直电场的作用下注入到电荷存储层。在这样的背栅偏压的的协助下，源漏端的电压差可以很小，这样可以保证器件尺寸能够缩小。

然而，现有的SONOS型器件均为p沟道闪存，当关键尺寸缩小到60nm以下时，存在工艺制造困难，如遇到无法解决的擦除饱和问题。

发明内容

本发明的目的在于克服现有技术的缺陷，提供一种能够解决擦除饱和问题的n沟道SONOS器件。

本发明是通过以下技术方案实现的：

一种n沟道SONOS器件，包括：p型半导体衬底，其包括n型掺杂的源区和漏区，以及位于所述源区和漏区之间的p型掺杂的晕圈注入区；以及位于所述p型半导体衬底上所述n型掺杂的源区和漏区之间的栅极结构，该栅极结构从所述p型半导体衬底向上依次包括遂穿氧化层、氮化硅层、阻挡氧化层和多晶硅栅极。其中，当所述n沟道SONOS器件编译时，通过在所述多晶硅栅极上施加正的栅极电压、在所述源区施加0V的源极电压、在所述漏区施加大于所述源极电压的漏极电压以及在所述衬底上施加正的衬底电压，在所述栅极电压和源极电压的电压差作用下使得所述晕圈注入区靠近所述源区和遂穿氧化层的区域中产生带带遂穿电子，该带带遂穿电子在所述衬底电压和源极电压的电压差作用下加速并在所述栅极电压作用下进入所述遂穿氧化层。

优选的，所述栅极电压为10V～15V，所述漏极电压为1.5V～2V，所述衬底偏压为3V～4V。

优选的，所述晕圈注入区掺杂硼，其能量为2KeV～4KeV，剂量为1e13/cm²～1e14/cm²，掺杂浓度为5e17/cm³～5e18/cm³。

优选的，所述遂穿氧化层的厚度为6～10nm，所述氮化硅层厚度为5～10nm，所述阻挡氧化层的厚度为7～12nm，所述多晶硅栅极的厚度为70nm～150nm。