[发明专利]一种半导体器件及其制造方法、电子装置

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种半导体器件及其 制造方法、电子装置。

背景技术

随着MOS器件的特征尺寸的不断减小，在其制造过程中，对于 MOS器件的足够有效的沟道长度的控制变得愈发具有挑战性。为此， 采用在MOS器件中形成超浅结和突变结的方法，可以改善核心器件 的短沟道效应。然而，在形成超浅结和突变结的过程中，如何在抑制 短沟道效应和提升MOS器件的性能之间找到更为合理的均衡点也是 极负挑战性的任务。

为了克服上述难题，现有技术通过多种方法，例如预非晶化离子 注入、应力技术等，来进一步提升MOS器件的性能。但是，这些方 法存在一些不足之处，例如预非晶化离子注入并不能很好地控制 MOS器件的源/漏区的掺杂形态，应力技术只是通过提供额外的应力 于MOS器件的沟道区来提升其载流子迁移率。上述不足之处进一步 限制了在抑制短沟道效应和提升MOS器件的性能之间确定更优的均 衡点的技术进步空间。

因此，需要提出一种方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供一种半导体器件的制造方法， 包括：提供半导体衬底，在所述半导体衬底上形成有伪栅极结构，在 所述伪栅极结构的两侧形成有侧壁结构；在所述半导体衬底上沉积层 间介电层后，去除所述伪栅极结构，以露出所述半导体衬底；蚀刻所 述露出的半导体衬底，以形成沟槽；形成具有高应力的应力材料层， 以部分填充所述沟槽；在所述应力材料层的顶部形成作为沟道的外延 层。

在一个示例中，所述沟槽的深度为30nm-330nm。

在一个示例中，对所述露出的半导体衬底的蚀刻为湿法蚀刻或者 干法蚀刻。

在一个示例中，所述形成具有高应力的应力材料层，以部分填充 所述沟槽，具体为：通过沉积工艺形成所述具有高应力的应力材料层， 覆盖所述层间介电层的同时填充所述沟槽；实施化学机械研磨以研磨 所述应力材料层，直至露出所述层间介电层的顶部；蚀刻所述应力材 料层，直至所述应力材料层的顶部低于所述半导体衬底的上表面。

在一个示例中，对于所述半导体衬底中的NMOS区而言，所述 应力材料层为锗硅层；对于所述半导体衬底中的PMOS区而言，所 述应力材料层为碳硅层。

在一个示例中，所述应力材料层具有1.7GPa-3.5GPa的应力。

在一个示例中，对于所述半导体衬底中的NMOS区而言，所述 外延层为碳硅层或者硅层；对于所述半导体衬底中的PMOS区而言， 所述外延层为锗硅层或者硅层。

在一个示例中，实施外延形成所述外延层的同时或者之后，还包 括执行掺杂离子注入并退火的步骤，以调节所述外延层的阈值电压。

在一个实施例中，本发明还提供一种采用上述方法制造的半导体 器件。

在一个实施例中，本发明还提供一种电子装置，所述电子装置包 括所述半导体器件。

根据本发明，可以进一步增强作用于器件沟道区的应力，改善沟 道区的阈值电压。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附 图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A-图1F为根据本发明示例性实施例一的方法依次实施的步 骤所分别获得的器件的示意性剖面图；

图2为根据本发明示例性实施例一的方法依次实施的步骤的流 程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为 彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明 可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避 免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便 阐释本发明提出的半导体器件及其制造方法、电子装置。显然，本发 明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发 明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还 可以具有其他实施方式。