[发明专利]记忆元件及其制造方法

说明书

本发明是有关于一种记忆元件及其制造方法。该记忆元件包括多个栅极柱结构与多个介电柱，在一第一方向间隔相互交替，在一第二方向相互交替且接触，且自一第三方向嵌入于堆叠层中，借以将堆叠层分隔成多个堆叠结构。每一介电柱在第二方向的侧壁与其相邻的栅极柱结构在第二方向的侧壁非共平面。本发明借由在堆叠层中嵌入相互交替的多个栅极柱结构与多个介电柱，将堆叠层分隔成多个堆叠结构，可避免位线通道的弯曲与字线桥接的问题，并且介电柱可电性隔离栅极柱结构与堆叠结构，因此可降低相邻记忆胞之间的干扰，进而提升记忆胞或记忆胞阵列的效能。

技术领域

本发明涉及一种半导体元件及其制造方法，特别是涉及一种记忆元件及其制造方法。

背景技术

随着科技日新月异,电子元件的进步增加了对更大储存能力的需要。为了增加储存能力，记忆元件变得更小而且集成度更高。因此，三维记忆元件已逐渐受到业界的高度关注。

然而，随着三维记忆元件的集成度提高，由于高高宽比(High aspect ratio)与复合膜堆叠所导致垂直栅极(Vertical gate)工艺上的缺陷也随之增加。上述缺陷包括位线通道的弯曲(BL channel bending)与字线桥接(WL bridge)的现象等等。再者，随着记忆元件的尺寸愈变愈小，相邻记忆胞之间的干扰(Interference)进而影响记忆胞或记忆胞阵列的效能也日趋严重。因此，如何发展出一种高集成度的记忆元件及其制造方法，以避免位线通道的弯曲与字线桥接的现象已成为当前重要的研发课题之一。

发明内容

本发明的目的在于，提供一种新的记忆元件及其制造方法，所要解决的技术问题是使其可以解决垂直栅极工艺上位线通道的弯曲与字线桥接的问题。

本发明的另一目的在于，提供一种新的记忆元件及其制造方法，所要解决的技术问题是使其可以降低相邻记忆胞之间的干扰，进而提升记忆胞或记忆胞阵列的效能。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆元件，包括多个栅极柱结构与多个介电柱，在第一方向间隔相互交替，在第二方向相互交替且接触，且自第三方向嵌入于堆叠层中，借以将堆叠层分隔成多个堆叠结构。第一方向与第二方向不同,且与第三方向不同。每一介电柱在第二方向的侧壁与其相邻的栅极柱结构在第二方向的侧壁非共平面。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的记忆元件，其中每一介电柱在第一方向的宽度大于或等于其相邻的栅极柱结构在第一方向的宽度。

前述的记忆元件，其中每一栅极柱结构的导体柱与所对应的电荷储存层的接触面积大于或等于电荷储存层与所对应的堆叠结构的接触面积。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆元件,包括衬底、多个字线、多个隔离结构、多个堆叠结构、多个栅极柱结构以及多个介电柱。衬底具有多个第一区、多个第二区以及多个第三区。该些第一区与该些第二区沿着第一方向相互交替。每一第三区位于所对应的第一区与第二区之间。多个字线位于衬底上。每一字线沿着第一方向延伸，且横越该些第一区、该些第二区以及该些第三区。多个隔离结构位于相邻两个字线之间的衬底上。每一隔离结构沿着第一方向延伸，且横越该些第一区、该些第二区以及该些第三区。多个堆叠结构位于该些第三区的衬底上。每一堆叠结构沿着第二方向延伸，且横越该些字线与该些隔离结构。多个栅极柱结构位于该些字线上。每一栅极柱结构沿着第三方向延伸。每一栅极柱结构包括导体柱与电荷储存层。该些导体柱与该些第一区中第偶数条字线电性连接，及与该些第二区中第奇数条字线电性连接。每一电荷储存层位于所对应的导体柱周围，以电性隔离所对应的堆叠结构与导体柱。第一方向与第二方向不同,且与第三方向不同。多个介电柱位于该些字线上。每一介电柱沿着第三方向延伸，其中该些介电柱与该些第一区中第奇数条字线接触，及与该些第二区中第偶数条字线接触。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。