[发明专利]包括主器件的堆叠的半导体器件

说明书

本申请是申请日为2010年2月12日、发明名称为“包括主器件的堆叠的半导体器件”、申请号为201080003026.1(国际申请号为PCT/CA2010/000195)的专利申请的分案申请。

相关领域的交叉引用

本申请要求2009年2月24日提交的序列号为61/154,910的美国临时专利申请和2009年4月24日提交的序列号为12/429,310的美国专利申请的优先权权益，其全部内容通过引用合并于此。

背景技术

现今，许多电子器件包括存储器系统以存储信息。一些存储器系统存储例如数字化的音频或视频信息，用于通过各媒体播放器进行回放。其它的存储器系统存储例如软件和相关信息，以实现不同类型的处理功能。此外，例如动态随机存取存储器(DRAM)系统和静态随机存取存储器(SRAM)系统的一些类型的存储器系统是易失性存储器系统，这是因为在电源被切断时，所存储的数据不被保存；而例如NAND(与非)闪存系统和NOR(或非)闪存系统的其它类型的存储器系统为非易失性存储器系统，这是因为在断电时，所存储的数据被保存。

随着时间的推进，消费者有这样的期望：存储器系统将具有由尺寸逐渐缩小的芯片来提供的逐渐增大的容量。以往，能够实现上述期望的一个重要因素是工艺技术的成比例缩小；但是，在不久的将来，这种方法的成本和局限非常可能逐渐变得更不利。例如，当工艺技术成比例缩小到50nm以下时，由于晶体管特性和可靠性(例如保持力和耐久性)恶化，使得开发几何结构更小的存储器件(尤其是闪存)变得十分具有挑战性。此外，使处理技术的成比例缩小投入巨大。因此，考虑到工艺技术成比例缩小的上述成本和局限，需要研究和开发新的方法来实现容量逐渐增大的存储器系统。

发明内容

本发明的目的在于提供一种适于堆叠的改进的半导体器件。

根据本发明的一方面，提供一种包括堆(stack)的系统。该堆包括第一非易失性存储芯片和第二非易失性存储芯片。该第二非易失性存储芯片至少缺少一些非核心电路，从而有助于减小芯片尺寸。多个电通路(electrical path)在该第一非易失性存储芯片和该第二非易失性存储芯片之间延伸。电通路有助于使该第一非易失性存储芯片向该二非易失性存储芯片提供器件操作所需的信号和电压。

根据本发明的另一方面，提供一种方法，该方法包括制造相互兼容的第一非易失性存储芯片和第二非易失性存储芯片。该第一非易失性存储芯片和该第二非易失性存储芯片被制造为具有大体相似的核心芯片区域，但是仅第一非易失性存储芯片具有另外的芯片区域，在该另外的芯片区域内设置有提供用于分享第一和第二非易失性存储芯片两者优势的功能的电路。另外芯片区域的电路被配置为产生与第一和第二非易失性存储芯片两者相关的器件操作所需的信号和电压。

根据本发明的又一个方案，提供一种方法，其包括：堆叠至少两个半导体芯片。该半导体芯片中的一个为主存储器件且该半导体芯片中的另一个为从存储器件。该方法还包括用过硅通孔将堆叠的该半导体芯片用导线连在一起；以及通过倒装芯片和凸点，使堆叠的该半导体芯片连接至封装印刷电路板。

根据本发明的再一个方案，提供一种非易失性存储芯片，其包括核心区域，该核心区域占据非易失性存储芯片整个芯片区域的大部分(例如超过百分之八十、或者甚至超过百分之九十)。在该非易失性存储芯片的另外的芯片区域内设置有配置为从另一非易失性存储芯片接收信号和电压的电路。该核心区域与该另外的芯片区域相比具有更微型化的工艺技术。

因此，提供一种包括一个或多个存储器件的改进的系统。

附图说明

现在将通过实例，参考所附附图：

图1是示例性NAND闪存芯片平面图的框图；

图2是另一示例性NAND闪存芯片平面图的框图；

图3是又一示例性NAND闪存芯片平面图的框图；

图4是根据示例实施例的用于主存储器件的NAND闪存芯片平面图的框图；

图5是根据示例实施例的用于从存储器件的NAND闪存芯片平面图的框图；

图6是示出根据示例实施例的一个主存储器件和三个从存储器件的框图；

图7以示意图形式示出了与图6中所示的闪存示例实施例一致的堆的一个实例的俯视图；

图8以示意图形式示出了图7中所示的示例性堆的横截面视图；