[发明专利]半导体装置的制造方法以及半导体集成电路晶片

说明书

一种半导体装置的制造方法和半导体集成电路晶片，根据实施方式，在芯片区域形成在厚度方向上贯通半导体基板并到达集成电路的贯通孔，在切割线形成第1标记开口部以及第2标记开口部。基于第2标记开口部的位置检测第1标记开口部。之后，基于第1标记开口部的位置，进行曝光位置的对位并进行光刻法，从而将抗蚀剂图案形成于半导体基板的背面。

关联申请

本申请享受以美国临时专利申请61/950576号(申请日：2014年3月10日)以及美国专利申请14/317648号(申请日：2014年6月27日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部的内容。

技术领域

本实施方式，一般涉及半导体装置的制造方法以及半导体集成电路晶片。

背景技术

以往，具有将形成有集成电路的多个半导体芯片层叠，通过TSV(Through SiliconVia，硅通孔)将各半导体芯片互相电连接，从而缩小半导体装置的专有面积的技术。在半导体芯片的制造中，多个芯片区域经由切割线被形成于半导体晶片。并且，半导体晶片在检查电特性后，通过沿着切割线切断，被单片化为各半导体芯片。对于半导体晶片，为了提高成品率，确保总量(gross)(1个晶片的芯片获得数)是重要的，另一方面，确保检查用区域也是重要的。

另外，在半导体芯片的制造所使用的光刻法中，希望不会产生切割线处的断裂及对半导体芯片的特性的影响地实现迅速的曝光位置的对位。

发明内容

实施方式能够以短时间容易地检测标记开口部，使曝光时间的操作性提高。

另外，实施方式能够确保不使总量减少，并且能够从背面进行集成电路的电气特性以及TSV的电气特性的评价。

实施方式提供一种半导体装置的制造方法，其特征在于，在多个芯片区域形成将半导体基板在厚度方向上贯通并到达集成电路的贯通孔，该多个芯片区域在上述半导体基板的一面侧形成有上述集成电路，在切割线形成第1标记开口部、和将上述半导体基板在厚度方向上贯通并配置于上述第1标记开口部的周边区域的第2标记开口部，该切割线在上述半导体基板中将上述芯片区域划分，基于上述第2标记开口部的位置，检测上述第1标记开口部，基于上述第1标记开口部的位置，进行曝光位置的对位并进行光刻法，从而在上述半导体基板的背面形成抗蚀剂图案，该抗蚀剂图案具有在上述半导体基板的背面使包含上述贯通孔在内的区域露出的第1开口部，在上述贯通孔埋入导电性材料，以及去除上述抗蚀剂图案。

另外，实施方式提供一种半导体集成电路晶片，其特征在于，具备：多个芯片区域，在半导体基板的一面侧设置有集成电路；切割线，在上述半导体基板中将上述多个芯片区域划分；TEG，设置于上述半导体基板的一面侧的上述切割线；以及第1贯通电极，在上述切割线中在上述半导体基板的背面侧露出，并且从上述半导体基板的背面侧将上述半导体基板在厚度方向上贯通而与上述TEG连接。

根据实施方式，能够以短时间容易地检测标记开口部，能够提高曝光时间的操作性。另外，根据实施方式，能够确保不使总量减少，并且从背面进行集成电路的电气特性以及TSV的电气特性的评价。

附图说明

图1是从背面侧观察实施方式涉及的半导体晶片的俯视图。

图2A～图2D是对实施方式涉及的半导体晶片的构造进行表示的图。

图3A～图3C是对实施方式涉及的半导体晶片的制造工序进行表示的图。

图4A～图4C是对实施方式涉及的半导体晶片的制造工序进行表示的图。

图5A～图5C是对实施方式涉及的半导体晶片的制造工序进行表示的图。

图6A～图6C是对实施方式涉及的半导体晶片的制造工序进行表示的图。