[发明专利]一种FinFET结构及其制造方法

说明书

本发明提供了一种FinFET结构及其制造方法，包括：衬底；第一鳍片和第二鳍片，所述第一、第二鳍片位于所述衬底上方，彼此平行；栅极叠层，覆盖所述衬底和部分第一、第二鳍片的侧壁；源区，位于所述第一鳍片未被栅极叠层所覆盖的区域；漏区，位于所述第二鳍片未被栅极叠层所覆盖的区域；侧墙，位于所述第一、第二鳍片两侧，栅极叠层上方，用于隔离源区、漏区和栅极叠层；衬底沟道区，所述衬底沟道区位于所述衬底中靠近上表面的区域中。本发明在现有FinFET工艺的基础上提出了一种新的器件结构，使器件的栅长不受footprint尺寸限制，有效地解决了短沟道效应所带来的问题。

技术领域

本发明涉及一种半导体器件制造方法，具体地，涉及一种FinFET制造方法。

技术背景

摩尔定律指出：集成电路上可容纳的晶体管数目每隔18个月增加一倍，性能也同时提升一倍。目前，随着集成电路工艺和技术的发展，先后出现了二极管、MOSFET、FinFET等器件，节点尺寸不断减小。然而，2011 年以来，硅晶体管已接近了原子等级，达到了物理极限，由于这种物质的自然属性，除了短沟道效应以外，器件的量子效应也对器件的性能产生了很大的影响，硅晶体管的运行速度和性能难有突破性发展。因此，如何在在无法减小特征尺寸的情况下，大幅度的提升硅晶体管的性能已成为当前亟待解决的技术难点。

发明内容

本发明提供了一种U型FinFET结构及其制造方法，在现有FinFET工艺的基础上提出了一种新的器件结构，使器件的栅长不受footprint尺寸限制，有效地解决了短沟道效应所带来的问题。具体的，该结构包括：

衬底；

第一鳍片和第二鳍片，所述第一、第二鳍片位于所述衬底上方，彼此平行；

栅极叠层，所述栅极叠层覆盖所述衬底和部分第一、第二鳍片的侧壁；

源区，所述源区位于所述第一鳍片未被栅极叠层所覆盖的区域；

漏区，所述漏区位于所述第二鳍片未被栅极叠层所覆盖的区域；

侧墙，所述侧墙位于所述第一、第二鳍片两侧，用于隔离源区、漏区和栅极叠层；

衬底沟道区，所述衬底沟道区位于所述衬底中靠近上表面的区域中。

其中，所述第一、第二鳍片具有相同的高度、厚度和宽度。

其中，所述衬底沟道区的掺杂类型和掺杂浓度与源漏区相同。

其中，所述栅极叠层的高度为所述第一、第二鳍片高度的1/2～3/4。

相应的，本发明还提供了一种U型FinFET器件制造方法，包括：

a.提供衬底(100)，在所述衬底表面形成沟道掺杂区(150)；

b.在所述衬底(100)上形成第一鳍片(210)和第二鳍片(220)；

c.在所述衬底(100)、所述第一鳍片(210)和第二鳍片(220)上方形成栅极叠层；

d.去除所述第一鳍片(210)和第二鳍片(220)上方的栅极叠层，形成源漏区；

e.在未被所述栅极叠层覆盖的第一鳍片(210)和第二鳍片(220)两侧形成侧墙(230)。

其中，所述衬底沟道区(150)的掺杂类型和掺杂浓度与源漏区相同。

其中，在步骤b中，形成所述第一鳍片(210)和第二鳍片(220)的方法为：

1)在所述衬底(100)上依次形成沟道材料层(110)和源漏材料层(120)；

2)对所述沟道材料层(110)和源漏材料层(120)进行刻蚀，形成第一鳍片(210)和第二鳍片(220)。