[发明专利]半导体器件及其制造方法

说明书

一种半导体器件，包括：多个鳍片结构，在衬底上沿第一方向延伸，多个鳍片结构之间具有浅沟槽隔离结构；栅极堆叠结构，在衬底上沿第二方向延伸，跨越多个鳍片结构；沟道区，多个鳍片结构中位于栅极堆叠结构下方；应力源漏区，包括位于多个鳍片结构中、在栅极堆叠结构沿第一方向两侧的第一部分，以及在第一部分沿第二方向侧面上的第二部分。依照本发明的半导体器件及其制造方法，选择性刻蚀STI区域增大了源漏沟槽，有效增大了高应力源漏区的体积，提高了器件驱动能力。

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种选择性腐蚀源漏STI形成高应变源漏外延区的FinFET及其制造方法。

背景技术

在当前的亚20nm技术中，三维多栅器件(FinFET或Tri--gate)是主要的器件结构，这种结构增强了栅极控制能力、抑制了漏电与短沟道效应。

例如，双栅SOI结构的MOSFET与传统的单栅体Si或者SOI MOSFET相比，能够抑制短沟道效应(SCE)以及漏致感应势垒降低(DIBL)效应，具有更低的结电容，能够实现沟道轻掺杂，可以通过设置金属栅极的功函数来调节阈值电压，能够得到约2倍的驱动电流，降低了对于有效栅氧厚度(EOT)的要求。而三栅器件与双栅器件相比，栅极包围了沟道区顶面以及两个侧面，栅极控制能力更强。进一步地，全环绕纳米线多栅器件更具有优势。

通常，一种FinFET结构以及制造方法包括：在体Si或者SOI衬底中刻蚀形成多个平行的沿第一方向延伸的鳍片和沟槽；在沟槽中填充绝缘材料，回刻以露出部分鳍片，形成浅沟槽隔离(STI)；在鳍片顶部以及侧壁沉积通常为氧化硅的较薄(例如仅1～5nm)假栅极绝缘层，在假栅极绝缘层上沉积通常为多晶硅、非晶硅的假栅极层以及氮化硅的假栅极盖层；刻蚀假栅极层和假栅极绝缘层，形成沿第二方向延伸的假栅极堆叠，其中第二方向优选地垂直于第一方向；以假栅极堆叠为掩模，对鳍片进行浅掺杂形成轻掺杂漏结构(LDD)特别是源漏延伸(SDE)结构以抑制漏致感应势垒降低效应；在假栅极堆叠的沿第一方向的两侧沉积并刻蚀形成栅极侧墙；在栅极侧墙两侧外延生长晶格常数相近材料形成高应力的源漏区(由于栅极侧墙、假栅极堆叠顶部等为绝缘介电质材质，无法在其上外延生长半导体材料)，优选采用SiGe、SiC等高于Si应力的材料以提高载流子迁移率；优选地，在源漏区上形成接触刻蚀停止层(CESL)；在晶片上沉积层间介质层(ILD)；刻蚀去除假栅极堆叠，在ILD中留下栅极沟槽；在栅极沟槽中沉积高k材料(HK)的栅极绝缘层以及金属/金属合金/金属氮化物(MG)的栅极导电层，并优选包括氮化物材质的栅极盖层以保护金属栅极。进一步地，利用掩模刻蚀ILD形成源漏接触孔，暴露源漏区；可选地，为了降低源漏接触电阻，在源漏接触孔中形成金属硅化物。填充金属/金属氮化物形成接触塞，通常优选填充率较高的金属W、Ti。由于CESL、栅极侧墙的存在，填充的金属W、Ti会自动对准源漏区，最终形成接触塞。

然而，上述高应力源漏区的制备工艺中，现有的方法一般是直接以假栅极堆叠和栅极侧墙为掩模，在沿第一方向的两侧鳍片上直接外延生长，这种方法工艺简单，但是受制于鳍片自身尺寸(例如沿第一方向仅5～50nm长，沿第二方向仅1～10nm宽)，外延生长的源漏区具备的应力相对较低，例如仅200MPa～1GPa，并且由于外延区底部生长质量受限于表面缺陷而较低，无法向小尺寸的沟道区提供足够的应力。

一种替代性改进方案是：选择性刻蚀栅极侧墙的沿第一方向的两侧的鳍片，在鳍片上形成下凹的源漏沟槽；随后，在源漏沟槽中外延生长高应力的源漏区。由于源漏区沿垂直方向尺寸增大，也即深度增加，其向深层沟道区提供的应力也相应较大，例如可以提升至500MPa～1..4GPa。然而，由于鳍片结构沿第二方向的宽度有限，其对于器件沿第二方向的应力控制存在局限，并且由于鳍片自身高度限制了总的体积，因而不能进一步增强沟道区的应力，器件性能提升存在瓶颈。

发明内容

由上所述，本发明的目的在于克服上述技术困难，提出一种新的FinFET结构及其制造方法，能有效提高小尺寸FinFET源漏区的应力，有效提高器件沟道区载流子迁移率和驱动能力。