[发明专利]超结器件制备工艺有效
| 申请号： | 201410476413.7 | 申请日： | 2014-09-17 |
| 公开（公告）号： | CN104201099B | 公开（公告）日： | 2018-05-29 |
| 发明（设计）人： | 马荣耀;可瑞思 | 申请（专利权）人： | 中航（重庆）微电子有限公司 |
| 主分类号： | H01L21/3065 | 分类号： | H01L21/3065;H01L21/20;H01L29/06 |
| 代理公司： | 上海申新律师事务所 31272 | 代理人： | 吴俊 |
| 地址： | 401331 重庆市*** | 国省代码： | 重庆;50 |
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| 摘要： | |||
| 搜索关键词： | 填充 超结器件 制备工艺 刻蚀 分段 电荷平衡 分段工艺 击穿电压 刻蚀沟槽 优化器件 电荷量 深宽比 侧壁 超结 垂直 | ||
1.一种超结器件制备工艺，其特征在于，包括如下步骤：
提供一衬底，于所述衬底顶部自下而上依次生长多层具有第一导电类型的外延层，且在形成每层外延层之后，紧接着刻蚀该层外延层以形成若干间隔开的沟槽，并在沟槽中填充具有第二导电类型的半导体层，其中，任意一层外延层中具有的多个沟槽与该外延层上下相邻的另一层外延层中的沟槽均一一对应并上下重合；
进行退火处理以形成掺杂立柱；
其中，当所述第一导电类型为P型导电类型，且所述第二导电类型为N型导电类型时，先在衬底上表面制备一层具有第二导电类型的缓冲层，之后再于该缓冲层之上依次生长多层具有第一导电类型的外延层；
当所述第一导电类型为P型导电类型，且所述第二导电类型为N型导电类型时,当在所述缓冲层之上生长第一层外延层并进行刻蚀后，第一层外延层中的每个沟槽底部均位于所述缓冲层中。
2.如权利要求1所述的制备工艺，其特征在于，在其中一层外延层中刻蚀形成沟槽并填充半导体层的步骤包括：
生长一层具有第一导电类型的外延层；
对外延层进行刻蚀以在该外延层中形成若干间隔开的沟槽；
制备一层具有第二导电类型的半导体层覆盖在外延层表面并将沟槽予以填充；
进行平坦化处理，将外延层顶部的半导体层进行去除。
3.如权利要求1所述的制备工艺，其特征在于，在对第一层外延层之上沉积的任意一层外延层进行刻蚀后，所形成的沟槽均贯穿该层外延层的整个厚度。
4.如权利要求1所述的制备工艺，其特征在于，采用RIE工艺刻蚀形成所述沟槽。
5.如权利要求1所述的制备工艺，其特征在于，每一层外延层中沟槽的深度均小于20微米。
6.如权利要求1所述的制备工艺，其特征在于，还包括：
形成所述掺杂立柱之后，在由多层外延层所共同构成的复合外延层的顶部进行MOSFET的制备工艺。
7.如权利要求1所述的制备工艺，其特征在于，每次生长的外延层和/或半导体层的掺杂剂量为相同或不同。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
